基本信息

• 商品名稱：專用集成電路設計實用教程(第2版)
• 作者：編者:虞希清|責編:杜希武
• 代碼：49
• 出版社：浙江大學
• 書號：9787308051132

其他參考信息

• 出版時間：2013-07-01
• 印刷時間：2020-07-01
• 版次：2
• 印次：9
• 開本：16開
• 包裝：平裝
• 頁數：281
• 字數：467千字

內容提要

在現代的IC設計中，工程師們廣泛地使用數字電路的邏輯綜合技術。工程師們使用RTL代碼和IP描述設計的功能，進行 設計，用綜合工具對設計進行編輯和優化，以實現滿足設計目標的電路。根據多年為客戶進行技術培訓，技術支持和IC設計的經驗，筆者編寫了本書。書中主要介紹了IC設計的基本概念，沒計流程和設計方法，並就工程師們在沒計中常見的問題，提供了解決方法。本書的特點是實用性強。
     全書共分九章， 章概述IC設計的趨勢和流程；第二章介紹用RTL代碼進行電路的 沒計和數字電路的邏輯綜合；第三章陳述了IC繫統的層次化設計和模塊劃分；第四章詳細地說明如何設置電路的設計目標和約束；第五章介紹綜合庫和靜態時序分析；第六章深入地闡述了電路優化和優化策略；第七章陳述物理綜合和簡介邏輯綜合的拓撲技術；第八章介紹可測性設計；第九章介紹低功耗設計和分析。
     本書的主要對像是IC設計工程師，幫助他們解決IC沒計和綜合過程中遇到的實際問題。也可作為高等院校相關專業的高年級學生和研究生的參考書。
    

目錄

章 集成電路設計概論
1.1 摩爾定律
1.2 集成電路繫統的組成
1.3 集成電路的設計流程
第二章 數字電路的 設計和邏輯綜合
2.1 RTL硬件描述語言設計
2.1.1 行為級硬件描述語言（Behavloral Level HDL）
2.1.2 寄存器傳輸級硬件描述語言（RTLHDL）
2.1.3 結構化硬件描述語言（Structurce HDL）
2.2 邏輯綜合（Logle：synthesis）
2.2.1 邏輯綜合的基本步驟
2.2.2 綜合工具Design Compller
2.2.3 目標庫和初始環境設置
第三章 繫統的層次化設計和模塊劃分
3.1 設計組成及DC-Tcl
3.1.1 設計物體（Desigil Object）
3.1.2 DC—TCI簡介
3.2 層次（Hierarchy）結構和模塊劃分（Partition）及修改
3.2.1 層次結構的概念
3.2.2 模塊的劃分
3.2.3 模塊劃分的修改
第四章 電路的設計目標和約束
4.1 設計的時序約束
4.1.1 同步（Synchronous）電路和異步（Ashrnchronous）電路
4.1.2 亞穩態（Metastability）
4.1.3 單時鐘同步設計的時序約束
4.1.4 設計環境的約束
4.1.5 多時鐘同步設計的時序約束
4.1.6 異步設計的時序約束
4.1.7 保持時間（Hold Time）
4.2 復雜時序約束
4.2.1 多時鐘周期（Multi—Cycle）的時序約束
4.2.2 門控時鐘的約束
4.2.3 分頻電路和多路傳輸電路的時鐘約束
4.3 面積約束
第五章 綜合庫和靜態時序分析
5.1 綜合庫和設計規則
5.1.1 綜合庫
5.1.2 設計規則
5.2 靜態時序分析
5.2.1 時序路徑和分組
5.2.2 時間路徑的延遲
5.2.3 時序報告和時序問題的診斷
第六章 電路優化和優化簧略
6.1 電路優化
6.1.1 Syrlopsys的知識產權庫DesignWare
6.1.2 電路優化的三個階段
6.2 優化策略
6.2.1 編輯策略
6.2.2 自動芯片綜合（Automated chip Syrlthesis）