基本信息

• 商品名稱：VHDL數字繫統設計(普通高等教育十二五規劃教材)
• 作者：編者:徐向民
• 代碼：36
• 出版社：電子工業
• ISBN號：9787121267307

其他參考信息

• 出版時間：2015-08-01
• 印刷時間：2015-08-01
• 版次：1
• 印次：1
• 開本：16開
• 包裝：平裝
• 頁數：254
• 字數：423千字

內容提要

由徐向民主編的《VHDL數字繫統設計（普通高等 教育十二五規劃教材）》一書凝聚了編者十多年的教 學科研經驗，分為基礎篇與進階篇，同時兼顧基礎理 論與工程實踐。基礎篇共6章，**章介紹了數字繫統 概論與EDA技術的發展趨勢；第2章結合例程繫統性介 紹VHDL硬件描述語言；第3、4章介紹了基於VHDL的組 合邏輯電路、基本時序電路建模方法；第5章介紹了 基於ASM圖的同步時序電路設計方法；第6章介紹了編 者自主開發的EDA實驗平臺與基於可編程芯片的數字 繫統設計流程。進階篇共3章，深入介紹了仿真、綜 合、數字繫統設計方法。書中*後展示了2個工程實 例的設計方法。
     本書內容全面，層次遞進，繫統性強，結合寄存 器傳輸級描述對語法及模塊電路進行詳細講解，可以 幫助於初學者的快速入門，同時配合編者自主開發的 EDA實驗平臺，可以對書中所有例程進行驗證。
     本書可作為大專院校電子類高年級本科生和研究 生學習數字繫統設計的教科書和參考書，也可作為這 一領域工程技術人員的參考書。
    

目錄

**篇 基礎篇
**章 數字繫統設計與EDA技術
1.1 數字繫統概念
1.2 電子設計發展歷史
1.3 EDA技術介紹
1.3.1 基本特征
1.3.2 主要內容
1.3.3 EDA設計流程
1.4 IP核
1.4.1 軟IP
1.4.2 固IP
1.4.3 硬IP
1.5 EDA應用與發展趨勢
第2章 VHDL語言基礎
2.1 硬件描述語言的特點
2.2 VHDL程序基本結構
2.3 VHDL程序主要構件
2.3.1 庫
2.3.2 實體
2.3.3 結構體
2.4 VHDL數據對像
2.4.1 常量
2.4.2 變量
2.4.3 信號
2.4.4 信號與變量的比較
2.5 VHDL數據類型
2.5.1 標準數據類型
2.5.2 用戶自定義數據類型
2.5.3 數據類型轉換
2.6 運算符
2.6.1 算術運算符
2.6.2 邏輯運算符
2.6.3 關繫運算符
2.6.4 其他運算符
2.6.5 運算優先級
2.7 VHDL基本語句
2.7.1 並行語句
2.7.2 順序語句
2.7.3 屬性描述語句
2.8 測試基準
2.9 VHDL程序的其他構件
2.9.1 塊
2.9.2 函數
2.9.3 過程
2.9.4 程序包
2.10 結構體的描述方法
第3章 組合邏輯電路建模
3.1 組合邏輯電路的特點與組成
3.2 基本邏輯門電路的設計
3.3 譯碼器
3.4 編碼器
3.5 加法器的設計
3.5.1 半加器與全加器
3.5.2 四位串行進位加法器
3.5.3 並行進位加法器
3.6 其他組合邏輯模塊
3.6.1 選擇器
3.6.2 求補器
3.6.3 三態門
3.6.4 緩衝器
3.6.5 比較器
3.6.6 隻讀存儲器
3.6.7 隨機存儲器
第4章 基本時序邏輯電路建模
4.1 鎖存器
4.1.1 RS鎖存器
4.1.2 D鎖存器
4.2 觸發器
4.2.1 D觸發器
4.2.2 帶有?輸出的D觸發器
4.2.3 JK觸發器
4.2.4 T觸發器
4.3 多位寄存器
4.4 串進並出型移位寄存器
4.5 計數器
4.6 符號數乘法器
第5章 同步時序電路設計
5.1 時序電路的特點與組成
5.2 設計實例——3位計數器
5.3 時序電路描述方法
5.3.1 ASM圖的組成
5.3.2 自動售郵票機
5.3.3 狀態分配與編碼
5.3.4 狀態*少化
5.4 ASM圖的硬件實現
5.4.1 計數器法
5.4.2 多路選擇器
5.4.3 定序法
5.4.4 微程序法
5.5 有限狀態機的VHDL實現
5.5.1 符號化狀態機
5.5.2 單進程狀態機
5.5.3 雙進程狀態機
5.5.4 三進程狀態機
5.6 設計實例1——序列檢測器
5.7 設計實例2——A/D采樣控制器
第6章 開發平臺與Quartus II設計流程
6.1 SCUT-EDA開發平臺
6.2 Quartus II軟件設計流程
6.2.1 基於Quartus II的數字繫統設計流程
6.2.2 Quartus II軟件使用介紹
第二篇 進階篇
第7章 仿真
7.1 仿真（模擬）概述
7.1.1 仿真簡介
7.1.2 仿真的級別
7.2 仿真繫統的構成
7.3 邏輯仿真模型
7.3.1 電路模型
7.3件模型
7.3.3 信號模型
7.3.4 延遲模型
7.4 邏輯仿真過程
7.5 簡單Testbench設計
7.5.1 VHDL仿真概述
7.5.2 Testbench程序基本結構
7.5.3 激勵信號的產生
7.5.4 Testbench設計實例
7.6 **Testbench介紹
7.6.1 **Testbench概述
7.6.2 文件I/O的讀寫
7.6.3 VCD數據庫文件
7.6.4 斷言語句
7.7 Modelsim軟件的使用
7.7.1 Modelsim軟件簡介
7.7.2 從Quartus II調用Modelsim軟件進行仿真
第8章 綜合與優化
8.1 綜合概述
8.1.1 綜合的層次
8.1.2 高層次綜合
8.1.3 邏輯綜合
8.1.4 可編程器件綜合
8.2 VHDL的可綜合性
8.2.1 VHDL可綜合類型
8.2.2 VHDL對像可綜合性
8.2.3 運算符
8.2.4 語句
8.3 設計優化問題的處理
8.3.1 寄存器的引入方法
8.3.2 避免引入不必要的寄存器
第9章 數字繫統設計方法
9.1 數字繫統自頂向下的設計層次
9.1.1 數字繫統層次化結構
9.1.2 自頂向下設計方法
9.2 數字繫統的一般劃分結構
9.3 模塊劃分技術
9.4 迭代技術
9.4.1 空間迭代
9.4.2 時間迭代
9.4.3 二維迭代
第三篇 實踐篇
**0章 綜合實例
10.1 出租車計費實驗
10.1.1 設計要求
10.1.2 設計分析與設計思路
10.1.3 繫統的設計與實現
10.1.4 波形仿真與分析
10.1.5 思考題
10.2 矩陣乘法
10.2.1 設計要求
10.2.2 設計分析與設計思路
10.2.3 繫統的設計與實現
10.2.4 波形仿真與分析
參考文獻