基本信息

• 商品名稱：Nios Ⅱ繫統開發設計與應用實例
• 作者：孫愷//程世恆
• 代碼：32
• 出版社：北京航空航天大學
• ISBN號：9787810779913

其他參考信息

• 出版時間：2007-08-01
• 印刷時間：2007-08-01
• 版次：1
• 印次：1
• 開本：16開
• 包裝：平裝
• 頁數：316
• 字數：518千字

編輯推薦語

本書從PFGA理論入手，講述了開發工具Niso II的基礎，*後結合UP-SOPC2000教學試驗平臺開發了一套完整的實踐體繫。內容包括FPGA/CPLD開發基礎，Altera FPGA/CPLD的結構，Quartus II的基本應用，Quartus II輔助設計工具的應用，ModelSim SE的基本應用，Nios II處理器，Avalon總線規範，Nios II繫統開發設計基礎，Nios II繫統設計基礎開發實例，Nios II繫統設計綜合提高實例，基於嵌入式操作繫統的Nios II繫統設計與應用等。

內容提要

本書介紹了使用Altera公司SOPC Builder、Nios II IDE等軟件建立以 Nios II處理器為核心的嵌入式繫統的方法以及Nios II的**使用技巧。內 容包括FPGA/CPLD開發基礎，Altera FPGA/CPLD的結構，Quartus II的基本 應用，Quartus II輔助設計工具的應用，ModelSim SE的基本應用，Nios II 處理器，Avalon總線規範，Nios II繫統開發設計基礎，Nios II繫統設計基 礎開發實例，Nios II繫統設計綜合提高實例，基於嵌入式操作繫統的Nios II繫統設計與應用等。
     本書適合高等院校相關專業的本科高年級、研究生以及SOPC技術應用開 發人員閱讀參考。
    

目錄

**部 分芯片器件與開發工具
**章 FPGA/CPLD開發基礎
1.1 FPGA/CPLD概述
1.1.1 FPGA/CPLD與EDA、ASIC技術
1.1.2 FPGA/CPLD與SOPC/SOC
1.2 FPGA/CPLD硬件體繫結構
1.2.1 FPGA體繫結構
1.2.2 CPLD體繫結構
1.2.3 FPGA和CPLD的比較
1.3 FPGA/CPLD的開發流程
1.4 FPGA/CPLD的常用開發工具
第2章 Altera FPGA/CPLD的結構
2.1 Altera高密度FPGA
2.2 Altera低成本FPGA
2.2.1 主流低成本FPGA——Cyclone
2.2.2 新一代低成本FPGA——CycloneII
第3章 Quartus II的基本應用
3.1 Quartus II軟件的用戶界面
3.2 設計輸入
3.3 綜合
3.4 布局布線
3.5 仿真
3.6 編程與配置
第4章 Quartus II輔助設計工具的應用
4.1件工具MegaWizard PlugIn Manager的使用
4.1.1 IP核簡介
4.1.2 基的定制
4.2 RTL閱讀器
4.2.1 JRTL閱讀器簡介
4.2.2 RTL閱讀器用戶界面
4.2.3 原理圖的分頁和模塊層次的切換
4.2.4 使用RTL閱讀器分析設計中的問題
4.3 SignalTapII邏輯分析器
4.4 時序收斂平面布局規劃器(Timing Closure Floorplan)
4.4.1 使用Timing Closure Floorplan分析設計
4.4.2 使用Timing Closure Floorplan優化設計
4.5 Chip Editor底層編輯器
4.5.1 Chip Editor功能簡介
4.5.2 使用Chip Editor的設計流程
4.5.3 Chip Editor視圖
4.5.4 資源特性編輯器
4.5.5 Chip Editor一般應用
4.6 時鐘管理
4.6.1 時序問題
4.6.2 鎖相環應用
4.7 片外高速存儲器
4.8 時序約束與時序分析
4.9 設計優化
第5章 ModelSim SE的基本應用
5.1 基本仿真
5.1.1 仿真基本流程
5.1.2 創建工作設計庫
5.1.3 編譯設計源文件
5.1.4 裝載到仿真器
5.1.5 運行仿真器
5.1.6 在源代碼中設置斷點單步運行
5.2 ModelSim SE工程
5.2.1 創建新工程
5.2.2 編譯源文件到工作庫和裝載設計到仿真器中
5.2.3 用文件夾方式組織工程
5.2.4 添加仿真器配置文件到工程中
5.3 波形分析
第二部分 Nios II理論基礎
第6章 Nio II處理器
6.1 Nios II處理器繫統簡介
6.2 Nios II處理器體繫結構
6.2.1 處理器體繫結構簡介
6.2.2 處理器的實現
6.2.3 寄存器文件
6.2.4 算術
6.2.5 異常和中斷的控制
6.2.6 存儲器與I/O組織
6.2.7 硬件輔助調試模塊
6.3 Nios II內核的三種類型
6.3.1 Nios II/f核
6.3.2 Nios II/s核
6.3.3 Nios II/e核
6.4 Nios II內核在SOPC Builder中的實現
6.4.1 Nios II核的選擇
6.4.2 緩存與緊耦合存儲器的設置
6.4.3 JTAG調試模塊級別的選擇
6.4.4 用戶指令接口
第7章 Avalon總線規範
7.1 概述
7.2 術語和概念
7.3 Avalon總線傳輸
7.3.1 主端口接口與從端口接口
7.3.2 Avalon總線時序
7.3.3 Avalon總線信號
7.4 Avalon從端口傳輸
7.4.1 從傳輸的Avalon總線信號
7.4.2 Avalon總線上的從端口讀傳輸
7.4.3 在Avalon總線上的從端口寫傳輸
7.5 Avalon主端口傳輸
7.5.1 主傳輸的Avalon信號
7.5.2 Avalon總線上的基本主端口讀傳輸
7.5.3 Avalon總線上的基本主端口寫傳輸
7.6 **Avalon總線傳輸
7.6.1 流傳輸模式
7.6.2 Avalon總線控制信號
7.7 片外設備與Avalon總線接口
7.7.1 從傳輸的Avalon三態信號
7.7.2 無延遲的Avalon三態從端口讀傳輸
7.7.3 Avalon三態從端口寫傳輸
第8章 Nios II繫統開發設計基礎
8.1 Nios II繫統設計開發流程概述
8.2 SOPC Builder進行硬件開發
8.2.1 SOPC Builder簡介
8.2.2 SOPC Builder開發流程
8.2.3 用戶自定義組件創建與使用
8.3 Nios II IDE軟件開發
8.3.1 Nios II IDE簡介
8.3.2 Nios II IDE開發流程
8.3.3 HAL繫統庫
8.3.4 **編程
第三部分 Nios II實踐開發
第9章 Nios II繫統設計基礎開發實例初級篇
9.1 Hello_world實驗
9.1.1 實驗目的
9.1.2 實驗內容
9.1.3 實驗步驟
9.2 LED實驗
9.2.1 實驗目的
9.2.2 實驗內容
9.2.3 實驗步驟
9.3 基於Nios II的UART串口實驗
9.3.1 實驗目的
9.3.2 實驗內容
9.3.3 實驗步驟
9.4 PIO實驗
9.4.1 實驗目的
9.4.2 實驗內容
9.4.3 實驗步驟
**0章 Nios II繫統設計綜合提高實例中級篇
10.1 Flash存儲器實驗
10.1.1 實驗目的
10.1.2 實驗內容
10.1.3 實驗步驟
10.2 SSRAM和SDRAM存儲器實驗
10.2.1 實驗目的
10.2.2 實驗內容
10.2.3 實驗步驟
10.3 DMA實驗
10.3.1 實驗目的
10.3.2 實驗內容
10.3.3 實驗原理
10.3.4 實驗步驟
10.4 VGA實驗
10.4.1 實驗目的
10.4.2 實驗內容
10.4.3 實驗步驟
10.5 Nios II自定義指令實驗
10.5.1 實驗目的
10.5.2 實驗內容
10.5.3 實驗原理
10.5.4 實驗步驟
**1章 基於嵌入式操作繫統的Nios II繫統設計與應用**篇
11.1 Hello μC/OS-II實驗
11.1.1 實驗目的
11.1.2 實驗內容
11.1.3 實驗步驟
11.2 基於μC/OS-II的TCP/IP Socket Server實驗
11.2.1 實驗目的
11.2.2 實驗內容
11.2.3 實驗步驟
11.3 μClinux內核與根文件繫統的移植及Flash在μClinux下的使用實驗
11.3.1 實驗目的
11.3.2 實驗內容
11.3.3 實驗步驟
11.3.4 Linux簡介
11.4 μClinux下應用程序的建立與使用實驗
11.4.1 實驗目的
11.4.2 實驗內容
11.4.3 實驗步驟
11.5 μClinux下Ethernet通信實驗
11.5.1 實驗目的
11.5.2 實驗內容
11.5.3 實驗步驟
11.6 μClinux下USB接口實驗
11.6.1 實驗目的
11.6.2 實驗內容
11.6.3 實驗步驟
參考文獻