"“以復雜的SoC設計流程和方法論為主線，內容包含豐富的IC設計實用技巧，是融合學校教育與工業界實用知識的一次有趣的創新，是郭煒教授多年來科研與教學經驗的分享。這是近年來難得的一本好書，相信會為讀者帶來愉快的閱讀體驗。”     ——Synopsys中國區董事總經理 潘建嶽★ 理論+實驗+課程設計★ 配套電子課件、微課視頻、教學日歷、課程大綱、教學設計等。◎ 以實用的設計等

●第1章 SoC設計緒論 1
1.1 微電子技術概述 1
1.1.1 集成電路的發展 1
1.1.2 集成電路產業分工 2
1.2 SoC概述 3
1.2.1 什麼是SoC 3
1.2.2 SoC的優勢 4
1.3 SoC設計的發展趨勢及面臨的挑戰 5
1.3.1 SoC設計技術的發展與挑戰 5
1.3.2 SoC設計方法的發展與挑戰 9
1.3.3 未來的SoC 10
本章參考文獻 10
第2章 SoC設計流程 11
2.1 軟硬件協同設計 11
2.2 基於的SoC芯片設計流程 13
2.3 基於FPGA的SoC設計流程 17
2.3.1 FPGA的結構 17
2.3.2 基於FPGA的設計流程 21
本章參考文獻 24
第3章 SoC設計與EDA工具 25
3.1 電子繫統級設計與工具 25
3.2 驗證的分類及相關工具 25
3.2.1 驗證方法的分類 25
3.2.2 動態驗證及相關工具 26
3.2.3 靜態驗證及相關工具 27
3.3 邏輯綜合及綜合工具 28
3.3.1 EDA工具的綜合流程 28
3.3.2 EDA工具的綜合策略 29
3.3.3 優化策略 29
3.3.4 常用的邏輯綜合工具 30
3.4 可測性設計與工具 30
3.4.1 測試和驗證的區別 30
3.4.2 常用的可測性設計 30
3.5 布局布線與工具 33
3.5.1 EDA工具的布局布線流程 33
3.5.2 布局布線工具的發展趨勢 33
3.6 物理驗證及參數提取與相關的工具 33
3.6.1 物理驗證的分類 33
3.6.2 參數提取 34
3.7 有名EDA公司與工具介紹 35
3.8 EDA工具的發展趨勢 37
本章參考文獻 38
第4章 SoC繫統架構設計 39
4.1 SoC繫統架構設計的總體目標與階段 39
4.1.1 功能設計階段 40
4.1.2 應用驅動的繫統架構設計階段 40
4.1.3 基於平臺的繫統架構設計階段 40
4.2 SoC中常用的處理器 40
4.2.1 通用處理器 41
4.2.2 處理器的選擇 43
4.3 SoC中常用的總線 45
4.3.1 AMBA總線 46
4.3.2 CoreConnect總線 47
4.3.3 Wishbone總線 47
4.3.4 開放核協議（OCP） 48
4.3.5 復雜的片上總線架構 49
4.4 SoC中典型的存儲器 49
4.4.1 存儲器分類 50
4.4.2 常用的存儲器 51
4.4.3 新型存儲器 52
4.5 多核SoC的繫統架構設計 53
4.5.1 可用的並發性 53
4.5.2 多核SoC設計中的繫統架構選擇 54
4.5.3 多核SoC的性能評價 55
4.5.4 幾種典型的多核SoC繫統架構 56
4.6 SoC中的軟件架構 59
4.7 電子繫統級（ESL）設計 62
4.7.1 ESL發展的背景 62
4.7.2 ESL設計基本概念 63
4.7.3 ESL協同設計的流程 63
4.7.4 ESL設計的特點 64
4.7.5 ESL設計的核心——事務級建模 66
4.7.6 事務級建模語言簡介及設計實例 71
4.7.7 ESL設計的挑戰 78
本章參考文獻 79
第5章 IP復用的設計方法 80
5.1 IP的基本概念和IP分類 81
5.2 IP設計流程 82
5.2.1 設計目標 82
5.2.2 設計流程 83
5.3 IP的驗證 87
5.4 IP的選擇 89
5.5 IP交易模式 89
5.6 IP復用技術面臨的挑戰 90
5.7 IP標準組織 91
5.8 基於平臺的SoC設計方法 92
5.8.1 平臺的組成與分類 92
5.8.2 基於平臺的SoC設計流程與特點 93
5.8.3 基於平臺的設計實例 94
本章參考文獻 95
第6章 RTL代碼編寫指南 96
6.1 編寫RTL代碼之前的準備 96
6.1.1 與團隊共同討論設計中的問題 96
6.1.2 根據芯片架構準備設計說明書 96
6.1.3 總線設計的考慮 97
6.1.4 模塊的劃分 97
6.1.5 對時鐘的處理 100
6.1.6 IP的選擇及設計復用的考慮 100
6.1.7 對可測性的考慮 101
6.1.8 對芯片速度的考慮 101
6.1.9 對布線的考慮 101
6.2 可綜合RTL代碼編寫指南 102
6.2.1 可綜合RTL代碼的編寫準則 102
6.2.2 利用綜合進行代碼質量檢查 105
6.3 調用Synopsys DesignWare來優化設計 105
本章參考文獻 106
第7章 同步電路設計及其與異步信號交互的問題 107
7.1 同步電路設計 107
7.1.1 同步電路的定義 107
7.1.2 同步電路的時序收斂問題 107
7.1.3 同步電路設計的優點與缺陷 108
7.2 全異步電路設計 109
7.2.1 異步電路設計的基本原理 109
7.2.2 異步電路設計的優點與缺點 110
7.3 異步信號與同步電路交互的問題及其解決方法 111
7.3.1 亞穩態 112
7.3.2 異步控制信號的同步及其RTL實現 114
7.3.3 異步時鐘域的數據同步及其RTL實現 119
7.4 SoC設計中的時鐘規劃策略 123
本章參考文獻 123
第8章 綜合策略與靜態時序分析方法 124
8.1 邏輯綜合 124
8.1.1 流程介紹 124
8.1.2 SoC設計中常用的綜合策略 126
8.2 物理綜合的概念 127
8.2.1 物理綜合的產生背景 127
8.2.2 操作模式 128
8.3 實例——用Synopsys的工具Design Compiler進行邏輯綜合 128
8.3.1 指定庫文件 129
8.3.2 讀入設計 130
8.3.3 定義工作環境 130
8.3.4 設置約束條件 131
8.3.5 設定綜合優化策略 133
8.3.6 設計腳本舉例 133
8.4 靜態時序分析 135
8.4.1 基本概念 135
8.4.2 實例——用Synopsys的工具PrimeTime進行時序分析 138
8.5 統計靜態時序分析 144
8.5.1 傳統時序分析的局限 145
8.5.2 統計靜態時序分析的概念 145
8.5.3 統計靜態時序分析的步驟 146
本章參考文獻 146
第9章 SoC功能驗證 147
9.1 功能驗證概述 147
9.1.1 功能驗證的概念 147
9.1.2 SoC功能驗證的挑戰 148
9.1.3 SoC功能驗證的發展趨勢 148
9.2 功能驗證方法與驗證規劃 148
9.3 繫統級功能驗證 150
9.3.1 繫統級的功能驗證 150
9.3.2 軟硬件協同驗證 152
9.4 仿真驗證自動化 153
9.4.1 激勵的生成 154
9.4.2 響應的檢查 155
9.4.3 覆蓋率的檢測 155
9.5 基於斷言的驗證 156
9.5.1 斷言語言 157
9.5.2 基於斷言的驗證 159
9.5.3 斷言的其他用途 160
9.6 通用驗證方法學 161
本章參考文獻 165
第10章 可測性設計 166
10.1 集成電路測試概述 166
10.1.1 測試的概念和原理 166
10.1.2 測試及測試向量的分類 166
10.1.3 自動測試設備 167
10.2 故障建模及ATPG原理 167
10.2.1 故障建模的基本概念 167
10.2.2 常見故障模型 168
10.2.3 ATPG基本原理 170
10.2.4 ATPG的工作原理 171
10.2.5 ATPG工具的使用步驟 171
10.3 可測性設計基礎 172
10.3.1 可測性的概念 172
10.3.2 可測性設計的優勢和不足 173
10.4 掃描測試（SCAN） 174
10.4.1 基於故障模型的可測性 174
10.4.2 掃描測試的基本概念 174
10.4.3 掃描測試原理 176
10.4.4 掃描設計規則 177
10.4.5 掃描測試的可測性設計流程及相關EDA工具 179
10.5 存儲器的內建自測 180
10.5.1 存儲器測試的必要性 180
10.5.2 存儲器測試方法 180
10.5.3 BIST的基本概念 182
10.5.4 存儲器的測試算法 182
10.5.5 BIST模塊在設計中的集成 185
10.6 邊界掃描測試 186
10.6.1 邊界掃描測試原理 187
10.6.2 IEEE 1149.1標準 187
10.6.3 邊界掃描測試策略和相關工具 191
10.7 其他DFT技術 191
10.7.1 微處理器核的可測性設計 191
10.7.2 Logic BIST 193
10.8 DFT技術在SoC中的應用 194
10.8.1 模塊級的DFT技術 194
10.8.2 SoC中的DFT應用 195
本章參考文獻 196
第11章 低功耗設計 197
11.1 為什麼需要低功耗設計 197
11.2 功耗的類型 198
11.3 低功耗設計方法 202
11.4 低功耗技術 203
11.4.1 靜態低功耗技術 203
11.4.2 動態低功耗技術 204
11.4.3 采用低功耗技術的設計流程 208
11.4.4 低功耗SoC繫統的動態管理 209
11.4.5 低功耗SoC設計技術的綜合考慮 210
11.5 低功耗分析和工具 211
11.6 UPF及低功耗設計實現 212
11.6.1 基於UPF的低功耗電路綜合 212
11.6.2 UPF功耗描述文件舉例 213
11.7 低功耗設計趨勢 213
本章參考文獻 214
第12章 後端設計 215
12.1 時鐘樹綜合 215
12.2 布局規劃 219
12.3 ECO技術 221
12.4 功耗分析 222
12.5 信號完整性的考慮 224
12.5.1 信號完整性的挑戰 224
12.5.2 壓降和電遷移 225
12.5.3 信號完整性問題的預防、分析和修正 226
12.6 物理驗證 227
12.7 可制造性設計/面向良率的設計 228
12.7.1 DFM/DFY的基本概念 228
12.7.2 可制造性設計驅動的方法 229
12.7.3 分辨率增強技術提高DFM/DFY的方法 230
12.7.4 其他DFM/DFY問題及解決方法 231
12.7.5 EDA工具對於DFM/DFY技術的支持 233
本章參考文獻 234
第13章 SoC中數模混合信號IP的設計與集成 235
13.1 SoC中的數模混合信號IP 235
13.2 數模混合信號IP的設計流程 235
13.3 基於SoC復用的數模混合信號（AMS）IP包 236
13.4 數模混合信號（AMS）IP的設計及集成要點 237
13.4.1 接口信號 237
13.4.2 模擬與數字部分的整體布局 237
13.4.3 電平轉換器的設計 238
13.4.4 電源的布局與規劃 239
13.4.5 電源/地線上跳動噪聲的消除 240
本章參考文獻 241
第14章 I/O環的設計和芯片封裝 242
14.1 I介紹 242
14.2 高速I/O的噪聲影響 242
14.3 靜電保護 243
14.3.1 ESD的模型及相應的測試方法 244
14.3.2 ESD保護電路的設計 246
14.4 I/O環的設計 249
14.4.1 考慮對芯片的尺寸的影響 249
14.4.2 考慮對芯片封裝的影響 250
14.4.3 考慮對噪聲的影響 251
14.4.4 考慮對芯片ESD的影響 252
14.5 SoC芯片封裝 252
14.5.1 芯片封裝的功能 252
14.5.2 芯片封裝的發展趨勢 252
14.5.3 常見的封裝技術 253
14.5.4 3D IC技術 255
14.5.5 芯片封裝的選擇 256
本章參考文獻 257
第15章 課程設計與實驗 258
15.1 基於ESL設計方法的Motion-JPEG視頻解碼器設計 258
15.1.1 實驗內容 258
15.1.2 實驗準備工作 259
15.1.3 SoCLib ESL仿真平臺及MJPEG解碼流程的介紹 261
15.1.4 實驗1 構建基於SoCLib的單核SoC 262
15.1.5 實驗2 構建基於SoCLib的MPSoC 269
15.1.6 實驗3 繫統軟件開發——嵌入式操作繫統及設備驅動設計 275
15.1.7 實驗4 面向MJPEG解碼的MPSoC繫統優化 276
15.2 基於RISC-V的SoC設計與驗證 277
15.2.1 實驗內容 278
15.2.2 實驗準備工作 278
15.2.3 Ariane SoC架構簡介 281
15.2.4 實驗1 Ariane SoC的集成 284
15.2.5 實驗2 Ariane SoC軟硬件調試 289
15.2.6 實驗3 面向特定應用的SoC設計和實現 291
15.3 項目進度管理 301
15.3.1 項目任務與進度階段 301
15.3.2 進度的管理 302
本章參考文獻 307

本書是普通高等教育“十一五”重量規劃教材、普通高等教育精品教材。本書結合SoC設計的整體流程，對SoC設計方法學及如何實現進行了全面介紹。全書共15章，主要內容包括：SoC設計緒論、SoC設計流程、SoC設計與EDA工具、SoC繫統架構設計、IP復用的設計方法、RTL代碼編寫指南、同步電路設計及其與異步信號交互的問題、綜合策略與靜態時序分析方法、SoC功能驗證、可測性設計、低功耗設計、後端設計、SoC中數模混合信號IP的設計與集成、I/O環的設計和芯片封裝、課程設計與實驗。書中不僅融入了很多來自工業界的實踐經驗，還介紹了SoC設計領域的近期新成果，可以幫助讀者掌握工業化的解決方案，使讀者能夠及時了解SoC設計方法的近期新進展。本書提供中英文電子課件、微課視頻、教學日歷、課程大綱、教學設計等資料。本書可以作為集成電路、微電子、電子、計算機等專業高年級本科生及研究生的教材，也可以作為集成電路設等

魏繼增 等 編