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●目錄原理篇第1章入門簡介及環境準備1.1Verilog簡介1.1.1Verilog的作用1.1.2Verilog的發展1.1.3Verilog的使用1.1.4Verilog的結構1.2準備好工作環境1.2.1仿真軟件的準備1.2.2代碼編輯軟件的準備1.2.3其他工具介紹1.3如何使用本書第2章模塊結構與門級建模2.1Verilog模塊的基本結構2.2語法介紹及示例2.2.1模塊定義2.2.2端口聲明2.2.3內部資源聲明2.2.4功能描述2.3門級補充說明練習題第3章模塊的實例化與層次化建模3.1模塊的實例化3.1.1實例化示例及語法3.1.2按順序連接方式3.1.3按名稱連接方式3.2層次化建模3.2.1自頂向下的設計3.2.2層次化名稱3.2.3層次化建模實例練習題第4章使用仿真軟件驗證設計4.1仿真前的準備4.2完整的仿真流程4.2.1建立工程4.2.2添加文件4.2.3編譯與調試4.2.4啟動仿真4.2.5觀察結果練習題第5章RTL建模語法——assign5.1assign語句5.2操作數5.2.1數值5.2.2參數5.3按位操作符練習題第6章操作符與優先級6.1操作符6.1.1算術操作符6.1.2邏輯操作符6.1.3關繫操作符6.1.4等式操作符6.1.5移位操作符6.1.6拼接操作符6.1.7縮減操作符6.1.8條件操作符6.2操作符優先級練習題第7章RTL建模語法——always7.1always語句7.1.1使用示例7.1.2always語法介紹7.2順序塊與並行塊7.3if語句7.4case語句練習題第8章賦值語句與循環語句8.1賦值語句8.1.1阻塞賦值語句8.1.2非阻塞賦值語句8.1.3兩種賦值語句對比8.2initial結構8.3循環語句8.3.1while循環8.3.2for循環8.3.3repeat循環8.3.4forever循環練習題第9章任務與函數的使用9.1任務9.2函數9.3常見的繫統任務和繫統函數9.3.1顯示輸出任務9.3.2仿真控制任務$stop和$finish9.3.3隨機函數9.3.4文件控制任務9.3.5存儲器讀取任務練習題第10章測試模塊的編寫10.1測試模塊的結構10.2編譯指令10.2.1`define10.2.2`include10.2.3`timescale10.2.4`ifdef、`else和`endif10.3激勵信號的設計10.3.1時鐘與復位10.3.2測試向量10.4信號的控制10.5響應監控10.6任務的使用第11章綜合的概念及相關11.1邏輯綜合過程11.2時序信息的聲明11.3代碼風格的推薦11.3.1多重驅動問題11.3.2敏感列表不完整11.3.3if和case不完整11.3.4組合和時序混合設計11.4可綜合模型的結構第12章摩爾型狀態機12.1摩爾型電路與狀態轉換圖12.2編寫摩爾型狀態機第13章米利型狀態機13.1米利型電路與狀態轉換圖13.2編寫米利型狀態機第14章時序相關問題14.1流水線14.2乒乓操作14.3同步操作與異步操作第15章代碼範例——基礎篇15.1觸發器與存儲器15.2編解碼器15.3計數器15.4分頻器15.5乘法器第16章代碼範例——提高篇16.1同步FIFO16.2堆棧16.3模乘運算16.4浮點加法器第17章代碼範例——高級篇17.1霍夫曼編碼器設計17.1.1基本原理17.1.2設計說明17.1.3代碼實現17.1.4仿真驗證17.2霍夫曼解碼器設計17.2.1基本原理17.2.2設計說明17.2.3代碼實現17.2.4仿真驗證17.3簡易CPU設計17.3.1基本要求17.3.2指令格式17.3.3劃分子模塊17.3.4控制模塊設計17.3.5其餘子模塊設計17.3.6功能仿真與時序仿真實驗篇實驗1門級建模及仿真實驗2使用assign語句建模實驗3使用always結構建模實驗4任務與函數的使用實驗5測試模塊的設計實驗6有限狀態機的設計實驗7流水線乘法器實驗8漢明碼模塊設計實驗9計時器設計實驗10二進制轉BCD碼習題答案

Verilog HDL是一種廣泛應用的硬件描述語言，無論是專用集成電路設計，還是嵌入式FPGA開發，都會使用Verilog HDL語言進行編程。 本書力求讓讀者快速掌握關鍵語法，能夠在短時間內結合核心語法完成設計，同時注意梯度設置，引導讀者從簡單模塊到復雜設計，逐漸掌握Verilog HDL。全書精簡語法，重點突出，語句凝練，具有工程設計的風格。 為了更好地配合學習，書中設有習題和相應解答，並配備了多個實驗，所有代碼均經過仿真，完整的實例均可供下載，方便讀者調試和使用。對於重點和難點，輔以視頻教學，更好幫助讀者理解和掌握。 本書可作為電子、通信、計算機、自動化及集成電路設計相關專業的本科生的教材，同時也適合對Verilog HDL感興趣的愛好者或專業人士閱讀。

黃海，於斌主編 著