內容簡介
本書主要講述基於IEEE Std 1364—2001版本的Verilog硬件描述語言，著重講述了如何Verilog進行數字繫統的設計、驗證及綜合。根據數字集成電路設計的工程需求，本書重點關testbench的設計編寫、驗證和測試技術，深入講述基於VerilogHDL的開關級、門級、寄存器傳輸(RTL)、行為級和繫統級建模技術，從而使讀者能盡快掌握硬件電路和繫統的高效Verilog編程技術。書中把RTL描述、電路綜合和testbench驗證測試技術緊密結合，給出了多個從設計描述到驗證的RTL數字電路模塊和繫統的設計實例。
本書的設計與講解由淺入深，對於ASIC設計工程師來說，本書是一本非常好的自學教材，既適合高年級本科生作為教材，也適合研究生年的課程需求。作為本科生和研究的數字繫統設計知識和計算機組織結構知識的補充，本書也很有價值。
本書的設計與講解由淺入深，對於ASIC設計工程師來說，本書是一本非常好的自學教材，既適合高年級本科生作為教材，也適合研究生年的課程需求。作為本科生和研究的數字繫統設計知識和計算機組織結構知識的補充，本書也很有價值。
