內容簡介
本書繫統地對Verilog HDL程序設計方法進行說明,明確了數字可綜合邏輯設計和測試仿真程序設計在Verilog HDL語言中的不同,通過對典型的組合邏輯電路、時序邏輯電路、混合電路和測試程序的設計舉例,較為完整地說明了Verilog HDL語言在數字集成電路中的設計方法。
全書共分10章。第1章是Verilog HDL數字集成電路設計方法概述;第2章是Verilog HDL模塊和結構化建模;第3章是Verilog HDL數據流描述和運算符;第4章是Verilog HDL行為級描述;第5章是Verilog HDL測試和仿真;第6章是Verilog HDL組合電路設計;第7章是Verilog HDL時序電路設計;第8章是Verilog HDL存儲器設計;第9章是Verilog HDL設計風格;第10章是Verilog HDL高級程序設計。
學習本書需要具備數字電路和Verilog HDL基礎知識。
本書可作為集成電路設計和HDL課程的研究生教材及本科生的輔導和設計參考教材,也可以作為數字集成電路設計工程師的參考書。