SystemVerilog是21世紀電子設計師必須掌握的重要的語言之一,因為它是設計/驗證現代復雜電子繫統核心芯片的至關重要的手段。本書講授用SystemVerilog語言設計/驗證數字繫統的基本概念和具體方法。在介紹基本語法的基礎上,闡述了如何使用RTL級的SystemVerilog構成可綜合的數字電路/組件/繫統,以及如何使用行為級的SystemVerilog搭建測試平臺對設計進行驗證。
本書針對的讀者群是電子、自動化和計算機工程專業的本科生與研究生,本書也適合已經掌握Verilog和VHDL硬件描述語言的工程師自學新一代的數字繫統設計/驗證語言。