了得網研究生_Xilinx FPGA原理與實踐基於Vivado和Verilog HDL

內容簡介

本書以目前流行的Xilinx7繫列FPGA的開發為主線，全面講解FPGA的原理及電路設計、VerilogHDL語言及Vivado的應用，並循序漸進地從組合邏輯和時序邏輯的開發開始，深入到FPGA的基礎應用、綜合應用和進階應用。本書具有理論和實踐緊密結合的特點，在內容的設計上既重視學生對基礎理論知識的認知過程，又通過由易到難的19個實踐逐步提高理論知識及培養開發能力，為學生提高FPGA設計開發能力及提高知識應用素質提供平臺與指導。通過本書的學習和實踐，學生能夠達到初級FPGA開發工程技術人員的水平。

前言
第1 章FPGA基礎及電路設計 1
１. １ＦＰＧＡ基礎及７繫列ＦＰＧＡ基本原理１
１. １. １ＦＰＧＡ概述１
１. １. ２ＦＰＧＡ基本邏輯結構２
１. １. ３７繫列ＦＰＧＡＣＬＢ４
１. １. ４７繫列ＦＰＧＡ的ＩＯＢ８
１. １. ５７繫列ＦＰＧＡ及７ａ３５ｔｆｔｇ２５６￣１特性９
１. ２ＦＰＧＡ電路設計１１
１. ２. １ＦＰＧＡ的ＢＡＮＫ電路１１
１. ２. ２ＬＥＤ驅動電路１３
１. ２. ３撥碼開關電路１３
１. ２. ４按鍵電路１４
１. ２. ５七段數碼管驅動電路１５前言
第1 章FPGA基礎及電路設計 1
１. １ＦＰＧＡ基礎及７繫列ＦＰＧＡ基本原理１
１. １. １ＦＰＧＡ概述１
１. １. ２ＦＰＧＡ基本邏輯結構２
１. １. ３７繫列ＦＰＧＡＣＬＢ４
１. １. ４７繫列ＦＰＧＡ的ＩＯＢ８
１. １. ５７繫列ＦＰＧＡ及７ａ３５ｔｆｔｇ２５６￣１特性９
１. ２ＦＰＧＡ電路設計１１
１. ２. １ＦＰＧＡ的ＢＡＮＫ電路１１
１. ２. ２ＬＥＤ驅動電路１３
１. ２. ３撥碼開關電路１３
１. ２. ４按鍵電路１４
１. ２. ５七段數碼管驅動電路１５
１. ２. ６ＶＧＡ顯示驅動電路１７
１. ２. ７ＲＳ￣２３２驅動電路１９
１. ２. ８配置電路２０
１. ２. ９ＸＡＤＣ接口和擴展接口２２
習題２４
第2 章Verilog HDL 語言與Vivado 25
２. １ＶｅｒｉｌｏｇＨＤＬ基本結構２５
２. １. １一個簡單的組合邏輯實例２５
２. １. ２一個簡單的時序邏輯實例２７
２. １. ３ＶｅｒｉｌｏｇＨＤＬ結構要求２８
２. ２數據類型及變量、常量２９
２. ２. １邏輯值和常量３０
２. ２. ２線網型變量ｗｉｒｅ３０
２. ２. ３寄存器類型ｒｅｇ３１
２. ２. ４符號常量３２

２. ２. ５存儲器型變量３２
２. ３運算符３３
２. ３. １算術運算符３３
２. ３. ２邏輯運算符３３
２. ３. ３按位運算符３４
２. ３. ４關繫運算符３４
２. ３. ５等式運算符３５
２. ３. ６縮減運算符３５
２. ３. ７移位運算符３５
２. ３. ８條件運算符和拼接運算符３６
２. ３. ９運算符的優先級３７
２. ４語句３７
２. ４. １賦值語句、結構說明語句、阻塞與非阻塞３８
２. ４. ２條件語句４１
２. ４. ３循環語句４３
２. ５Ｖｉｖａｄｏ初步４６
２. ５. １Ｖｉｖａｄｏ獲取和安裝４７
２. ５. ２Ｖｉｖａｄｏ主界面４７
習題５０
第3 章組合邏輯電路與Vivado 進階 51
３. １我的個工程———多數表決器５１
３. １. １多數表決器的分析和邏輯實現５１
３. １. ２多數表決器的工程創建５２
３. １. ３多數表決器的ＶｅｒｉｌｏｇＨＤＬ源文件創建５６
３. １. ４多數表決器的ＶｅｒｉｌｏｇＨＤＬ代碼實現及ＲＴＬ分析５８
３. １. ５綜合５９
３. １. ６約束６０
３. １. ７實現６２
３. １. ８仿真６３
３. １. ９編程和調試６５
３. ２３￣８譯碼器設計和ＩＰ核７０
３. ２. １譯碼器的實現７０
３. ２. ２譯碼器ＩＰ核生成７５
３. ３調用ＩＰ核實現多數表決器７８
３. ３. １使用７４ｘ１３８實現多數表決器的設計７８
３. ３. ２構建新工程並調用ＩＰ核７８
習題８３
目錄Ⅶ
第4 章時序邏輯電路FPGA實現 84
４. １時鐘同步狀態機的設計８４
４. １. １時鐘同步狀態機及其設計流程８４
４. １. ２時鐘同步狀態機設計方法構建序列發生器８６
４. １. ３狀態圖直接描述法實現序列發生器９０
４. ２同步計數器７４ｘ１６３的實現９４
４. ３移位寄存器的實現和應用９７
４. ３. １７４ｘ１９４的實現９７
４. ３. ２使用７４ｘ１９４ＩＰ核實現１１００１序列發生器１００
習題１０４
第5 章FPGA基本實踐 105
５. １流水燈實踐１０５
５. １. １流水燈的關鍵設計１０５
５. １. ２流水燈工程的Ｖｉｖａｄｏ實現１０６
５. ２數碼管動態顯示實踐１１１
５. ２. １數碼管動態顯示原理分析１１１
５. ２. ２數碼管動態顯示設計１１２
５. ２. ３數碼管動態顯示工程的Ｖｉｖａｄｏ實現１１３
５. ２. ４數碼管動態顯示ＩＰ核設計與實現１１７
５. ２. ５調用ＩＰ核實現動態顯示１２０
５. ３ＶＧＡ顯示的實現１２３
５. ３. １ＶＧＡ顯示基本原理１２３
５. ３. ２ＶＧＡ顯示設計與實現１２５
習題１３２
第6 章FPGA綜合實踐 133
６. １電子秒表的設計與實現１３３
６. １. １按鍵消抖１３３
６. １. ２秒表綜合設計１３６
６. ２ＵＡＲＴ串行接口設計及通信實現１４２
６. ２. １異步串行接口原理分析１４２
６. ２. ２波特率及其他時鐘信號發生模塊設計１４３
６. ２. ３串行發送程序設計１４５
６. ２. ４串行接收程序設計１４８
６. ２. ５串行通信頂層程序設計１５２
６. ２. ６串行通信功能測試１５３
習題１５５
ⅧＸｉｌｉｎｘＦＰＧＡ原理與實踐———基於Ｖｉｖａｄｏ和ＶｅｒｉｌｏｇＨＤＬ
第7 章FPGA 進階——XADC、BRAM原理及電壓表、示波器設計 156
７. １ＸＡＤＣ基本結構及寄存器１５６
７. １. １ＸＡＤＣ邏輯結構１５６
７. １. ２ＸＡＤＣ對外連接說明１５６
７. １. ３ＸＡＤＣ端口１５９
７. １. ４ＸＡＤＣ狀態寄存器和控制寄存器１６０
７. １. ５操作模式１６６
７. １. ６ＸＡＤＣ操作時序１６７
７. ２應用ＸＡＤＣ實現多路電壓采集及顯示１６８
７. ２. １生成ＸＡＤＣＩＰ核實例１６８
７. ２. ２使用ＸＡＤＣＩＰ核實現ＸＡＤＣ序列模式訪問模塊１７１
７. ２. ３Ａ/ Ｄ序列采集和顯示實現１７５
７. ２. ４序列采集及顯示測試１７９
７. ３應用ＸＡＤＣ及ＢＲＡＭ實現多通道示波器１８１
７. ３. １塊存儲器ＢＲＡＭ原理１８１
７. ３. ２塊內存生成ＩＰ的使用和仿真驗證１８６
７. ３. ３多通道示波器的設計思路１９２
７. ３. ４顯示內存設計及其訪問模塊構建及仿真１９３
７. ３. ５波形發生器模塊設計及仿真１９６
７. ３. ６ＶＧＡ顯示驅動模塊設計及仿真２０２
７. ３. ７加入邏輯分析儀模塊及頂層模塊實現２０６
７. ３. ８功能測試２０９
習題２０９
附錄 211
附錄Ａｘｃ７ａ３５ｔｆｔｇ２５６￣１引腳說明２１１
附錄Ｂ口袋實驗板資源２１８
附錄Ｃ實驗或課程設計教學安排２２９
附錄Ｄ分章節代碼彙總２３０
附錄ＥＡ型實驗板參考約束文件２３２
參考文獻 236

前言

在電子信息領域. 現場可編程門陣列(ＦＰＧＡ) 廣泛地應用在工業、軍事、醫療、商業、能源等各個行業. 普通高校中通信、電子信息、自動化等專業大多都需要開設與ＦＰＧＡ相關的課程.一般情況下. 學習ＦＰＧＡ的直接支撐課程是數字電路. 掌握ＦＰＧＡ的開發將拓寬學生的知識面. 學生會將學到的內容轉化為工程實際應用. 對於學生的進一步深造及有競爭力的就業都有極大的幫助.我從多年數字電路課程的教學及ＦＰＧＡ選修課的教學中. 以及多年的工程實踐中提煉了一些經驗和教訓. 以寫書作為一個小小的總結. 希望學生通過學習本書能夠達到ＦＰＧＡ開發工程技術人員的初步水平.本書選用的是ＸｉｌｉｎｘＡｒｔｉｘ￣７繫列的ＦＰＧＡ. 因為它的技術相對新且具備較高的性價比. 另外. 這種ＦＰＧＡ還有可供開發者直接使用的ＩＰ核資源. 開發工具就是Ｘｉｌｉｎｘ的Ｖｉｖａｄｏ開發套件. 編程語言選擇ＶｅｒｉｌｏｇＨＤＬ. 為了便於學生的學習. 書中有關ＦＰＧＡ電路板配置的電路圖保留了廠家的畫法.本書的條線索是工程. 我在自己設計的硬件平臺上編寫和實現了１９個由易到難、循序漸進的工程實例. 而這些工程實例很多是近年來教學的總結. 這些實例分散在第３章~ 第７章.例如簡單的工程是多數表決器. 就是第３章組合邏輯設計實踐的個工程. 非常有利於讀者入門. 通過這個工程實例. 學生可掌握開發的各個步驟. 鞏固ＨＤＬ語言. 是“ 我的個工程”. 後一個工程是實現簡單的示波器. 需要一些運算和處理. 調用前面工程實現的模塊和ＩＰ. 後為了調試加入的Ｖｉｖａｄｏ內置邏輯分析儀可解決調試方面的問題. 所有的工程在附錄中都有相應表格. 方便讀者查找.第二條線索是工程ＶｅｒｉｌｏｇＨＤＬ的學習. 在第２章是關於ＶｅｒｉｌｏｇＨＤＬ的基礎內容. 建議學生快速學習. 然後通過後續章節的實踐來真正掌握它. 並不需要死記硬背.第三條線索就是Ｖｉｖａｄｏ的開發. 包括Ｖｉｖａｄｏ安裝、工程和文件的組織、綜合實現及下載、引腳約束、仿真、電路查看、ＩＰ核的使用和設計、Ｖｉｖａｄｏ下ＸＡＤＣ及ＢＲＡＭ的開發、內置邏輯分析儀的使用等. 如果把Ｖｉｖａｄｏ的開發作為１章. 一個菜單一個菜單地描述. 將是效率的方法. 因此在第２章的後部分進行簡單的描述. 然後在後續章節的實踐中一點一點地應用. 自然就掌握了Ｖｉｖａｄｏ.第四條線索是數字電路的應用. 因此第３章是組合邏輯設計. 第４章是時序邏輯設計. 我認為數字電路是學習ＦＰＧＡ的基礎. 而通過ＦＰＧＡ實踐能夠真正掌握數字電路的內容.本書的章節設計是:第１章是ＦＰＧＡ基礎及電路設計. 後續的開發需要知道引腳的分配. 所以將電路設計放在前面. 這一章不需要詳細講. 建議不超過６個學時.ⅣＸｉｌｉｎｘＦＰＧＡ原理與實踐———基於Ｖｉｖａｄｏ和ＶｅｒｉｌｏｇＨＤＬ第２章是ＶｅｒｉｌｏｇＨＤＬ語言與Ｖｉｖａｄｏ. 本章所講的ＶｅｒｉｌｏｇＨＤＬ足夠用了. 都是精華. 但需要更少的學時. 因為筆者知道學時非常緊張. 建議６ ~８個學時.第３章是組合邏輯電路設計與Ｖｉｖａｄｏ進階. 包含了“ 我的個工程”. 反復地設計多數表決器. 第二個工程就使用了ＩＰ核. 第三個工程就用第二個工程的ＩＰ核來實現. 內容雖然少.但是可以用６ ~８個學時. 讓學生真正掌握. 原因是這個時候學生的ＶｅｒｉｌｏｇＨＤＬ編程能力還不夠強. 這章後面給出的習題. 都可以作為課程設計的內容.第４章是時序邏輯電路ＦＰＧＡ實現. 通過本章的學習. 學生如果認真實踐. 能夠較深入地掌握數字電路. 對ＦＰＧＡ的開發也能夠更加熟練. 建議用８ ~１０個學時.第５章是ＦＰＧＡ基本實踐. 實現流水燈、數碼管動態顯示及ＶＧＡ顯示工程. 將進一步提高學生的開發和應用能力. 教師可以主要講其中的２ ~３個工程實踐. 其他的留給學生自學和自己實踐. 然後通過答疑和討論課來解決問題. 培養學生的自主學習能力和自主實踐能力. 建議８ ~１２個學時.第６章是ＦＰＧＡ綜合實踐. 包括了兩個設計與實現: 電子秒表的設計與實現、串行異步通信的設計與實現. 電子秒表是一個比較好的綜合性實踐. 建議隻對於學習了微機原理的學生講串行異步通信的設計與實現部分. 建議用４ ~８個學時.第７章ＦＰＧＡ進階原理部分的教學是７繫列ＦＰＧＡ芯片的ＸＡＤＣ及ＢＲＡＭ. 在這個基礎上進一步掌握使用Ｖｅｒｉｌｏｇ語言和ＩＰ核等技術進行模擬量采集及存儲器訪問的項目開發的流程. 並實現一個多通道電壓表實例及一個示波器實例. 建議至少應講解電壓表的實現. 示波器的實例可以給學生們做自學或挑戰式學習. 建議６￣８個學時.附錄Ａ是引腳說明文件. 是我設計的實驗板的基礎文件. 對看懂電路原理有幫助.附錄Ｂ是實驗板資源. 包括了所有引腳的說明. 做約束文件時必須參考.附錄Ｃ是一種實驗或課程設計教學安排. 供教師布置實驗題或課程設計題時參考.附錄Ｄ是所有工程例程的分章節彙總.附錄Ｅ是一個大而全的約束文件. 為讀者實現約束文件節約時間.本書的教學視頻和相關資源. 將放在中國大學( ｉｃｏｕｒｓｅ１６３.. ｏｒｇ) 慕課上. 課程名稱為“數字設計ＦＰＧＡ應用”. 本書的代碼和課件、教案、實驗指導書等相關資源可以在機械工業出版社教育服務網( ｗｗｗ.. ｃｍｐｅｄｕ.. ｃｏｍ) 上獲取. 也可以在愛板網( ｗｗｗ.. ｅｅｂｏａｒｄ.. ｃｏｍ / ｂｐ)獲取和交流. 配套實驗板的更多信息可以在附錄Ｂ獲取.電子科技大學的姜書艷、陳瑜、井實老師對書籍的編寫及例程的設計給予了支持和協助. 本書的實驗電路板主要由本人及連利波碩士設計. 趙鵬、謝雄及張桓源也參與了部分工作.感謝機械工業出版社吉玲編輯的大力支持. 並和我對書籍的寫作進行了大量的交流. 提出了非常好的建議. 另外. 還要感謝選擇本書的同行及給予我很多建議、支持和幫助的朋友.盧有亮於電子科技大學

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