第Ⅰ部分 背 景 知 識
第1章 引言
1.1 歷史簡介
1.1.1 晶體管
1.1.2 集成電路
1.2 多樣的摩爾和超越摩爾
1.3 IC設計目標回顧
1.4 本書架構
第2章 縮放技術
2.1 器件縮放
2.1.1 MOS器件原理
2.1.2 恆定電場縮放
2.1.3 恆定電壓縮放
2.1.4 器件的縮放方案比較
2.2 小尺寸效應
2.2.1 閾值電壓滾降
2.2.2 漏感應勢壘降低
2.2.3 速度飽和
2.2.4 遷移率退化
2.3 器件優化
2.3.1 非均勻溝道摻雜
2.3.2 應變工程
2.3.3 高K和金屬柵結構的組合
2.3.4 多柵器件
2.4 互連的縮放
2.4.1 全局與局部互連
2.4.2 理想縮放
2.4.3 更加實際的縮放方案
2.4.4 不同互連線縮放方案的比較
2.5 互連的改進
2.5.1 超低K介質材料
2.5.2 三維集成
2.5.3 片上光互連
2.5.4 碳基片上互連
2.6 本章小結
第Ⅱ部分 互 連 網 絡
第3章 互連模型及其提取
3.1 互連設計標準
3.1.1 延遲
3.1.2 帶寬
3.1.3 噪聲
3.1.4 功耗
3.1.5 物理面積
3.2 互連電容
3.2.1 互連電容的組成
3.2.2 互連線的電容提取
3.3 互連電阻
3.3.1 銅電阻率
3.3.2 互連電阻的提取
3.4 互連電感
3.4.1 電感的定義
3.4.2 電感的頻率的相關
3.4.3 片上電感何時重要
3.4.4 互連電感提取過程
3.5 本章總結
第4章 信號傳輸分析
4.1 集總模型和分布式模型
4.1.1 集總模型
4.1.2 分布式傳輸線模型
4.1.3 分布式互連線的集總表示
4.1.4 確定最高頻率
4.1.5 封閉解
4.2 模型降階
4.2.1 RC連線的Elmore延遲
4.2.2 Wyatt近似
4.2.3 延遲界限： PenfieldRubinstein算法
4.2.4 矩匹配
4.2.5 漸進波形估計
4.2.6 計算RLC樹的矩
4.2.7 AWE方法的優點與局限性
4.2.8 傳遞函數的直接截斷法（DTT）
4.2.9 RLC線的Elmore延遲
4.2.10 Krylov空間技術
4.3 本章總結
第5章 互連耦合噪聲
5.1 主動和被動的器件噪聲
5.1.1 熱噪聲
5.1.2 散粒噪聲
5.1.3 閃爍噪聲
5.2 容性耦合噪聲
5.2.1 耦合電容的縮放特點
5.2.2 耦合電容與翻轉率的關繫
5.2.3 容性耦合噪聲的建模
5.3 感性耦合噪聲
5.4 總線結構的互連線
5.5 耦合噪聲的影響
5.5.1 功能失效
5.5.2 毛刺功耗
5.5.3 延遲不確定性的增加
5.6 本章總結
第6章 全局信號
6.1 互連技術優化
6.1.1 構建互連樹結構
6.1.2 線寬、 線間距及線形
6.2 電路級信號
6.2.1 容性負載： 錐形中繼器設計
6.2.2 錐形指數因子
6.2.3 錐形指數因子的改進
6.2.4 電阻負載： RC線中中繼器的插入
6.2.5 最優的中繼器數量和大小
6.2.6 感性負載： RLC互連線中的中繼器插入
6.2.7 樹形互連結構中的中繼器插入
6.2.8 插入中繼器以降低耦合噪聲
6.2.9 屏蔽線插入
6.2.10 調整門的尺寸
6.2.11 信號重布線及線重新排序
6.3 全局信號的權衡
6.4 本章總結
第Ⅲ部分 電 源 管 理
第7章 電源的產生
7.1 穩壓器
7.1.1 穩壓效率
7.1.2 能量效率
7.2 線性穩壓器
7.2.1 基本特征
7.2.2 低壓差穩壓器
7.2.3 低壓差穩壓器設計中的權衡
7.3 開關電容變換器
7.3.1 基本特征
7.3.2 能量效率
7.4 開關DCDC變換器
7.4.1 基本特征
7.4.2 開關降壓變換器
7.4.3 電壓紋波
7.4.4 能量效率
7.5 穩壓器比較
7.6 片上電源轉換
7.6.1 機會
7.6.2 挑戰
7.7 本章總結
第8章 電源分布網絡
8.1 電源和電源噪聲
8.1.1 電源噪聲
8.1.2 電源噪聲的影響
8.1.3 電源噪聲的縮放趨勢
8.1.4 電源地分布繫統
8.2 片上電源分布結構
8.2.1 路由網絡
8.2.2 不規則網格結構網絡
8.2.3 規則的網格結構網絡
8.2.4 電源和地平面
8.2.5 級聯的電源地環
8.2.6 混合的電源和地網絡
8.3 輸出阻抗特性
8.3.1 目標阻抗
8.3.2 去耦電容和諧振
8.3.3 片上去耦電容的分類
8.3.4 不同電源網格類型的阻抗
8.4 本章小結
第9章 計算機輔助設計與分析
9.1 片上電源網絡設計流程
9.1.1 布局規劃前（prefloorplan）階段
9.1.2 布局規劃後階段
9.1.3 版圖後階段
9.2 RLC阻抗建模
9.3 估算去耦電容
9.3.1 解析技術
9.3.2 基於仿真的技術
9.4 表征負載電路
9.4.1 使用無源器件
9.4.2 利用分段線性電流源
9.4.3 輸入開關模式的依賴關繫
9.5 片上電源/地噪聲分析
9.5.1 靜態分析技術
9.5.2 動態分析
9.5.3 層次化分析
9.5.4 統計分析
9.6 本章小結
第10章 電源降噪技術
10.1 電路級降噪
10.1.1 拓撲結構和布線寬度的優化
10.1.2 去耦電容的布局
10.1.3 利用阻尼因子
10.1.4 偏差和擺率控制
10.1.5 反相時鐘樹
10.1.6 分散譜時鐘的產生
10.2 繫統級降噪
10.2.1 感知電源噪聲的布局
10.2.2 封裝和板級特性
10.2.3 異步電路設計
10.3 本章小結
第11章 功耗
11.1 瞬態功耗
11.1.1 動態功耗
11.1.2 短路功耗
11.2 靜態功耗
11.2.1 反偏pn結漏電電流
11.2.2 亞閾值漏電電流
11.2.3 亞閾值電流建模
11.2.4 亞閾值斜率
11.2.5 柵氧隧穿漏電電流
11.2.6 柵極漏電電流性質
11.2.7 高介電常數柵極電介質材料
11.2.8 高介電常數電介質與金屬柵
11.2.9 直流功耗
11.3 本章小結
第Ⅳ部分 同 步
第12章 同步理論與選擇
12.1 布爾信號的分類
12.1.1 等時與非等時信號
12.1.2 同步與異步信號
12.2 全同步電路操作
12.2.1 時序關繫
12.2.2 優點
12.2.3 局限性
12.3 自定時電路操作
12.3.1 時序關繫
12.3.2 優點
12.3.3 局限性
12.3.4 全同步對自定時繫統
12.4 GALS電路操作
12.4.1 GALS繫統中的同步器
12.4.2 優點
12.4.3 局限性
12.5 本章小結
第13章 片上時鐘生成
13.1 環振
13.1.1 環振的頻率穩定性
13.1.2 多相位時鐘生成
13.2 晶振
13.2.1 晶體諧振器
13.2.2 標準晶振
13.2.3 皮爾斯振蕩器
13.3 鎖相環（PLL）
13.3.1 數字繫統中的PLL
13.3.2 繫統層面的特性
13.3.3 鋻相器
13.3.4 鋻頻鋻相器（PFD）
13.3.5 電荷泵
13.3.6 環路濾波器
13.3.7 壓控振蕩器
13.3.8 頻率響應和PLL環路動力學
13.4 延遲鎖相環
13.4.1 工作原理
13.4.2 優點
13.4.3 頻率響應
13.4.4 局限性
13.5 本章總結
第14章 同步繫統的特性
14.1 數據路徑延遲部件
14.1.1 最小時鐘周期
14.1.2 競爭狀態
14.2 寄存器的建立保持時間
14.3 建立保持時間的表征
14.3.1 獨立型建立保持時間表征
14.3.2 依賴型建立保持時間表征
14.4 局部數據路徑示例
14.5 時鐘偏差
14.5.1 時鐘偏差定義
14.6 時序約束
14.6.1 長數據路徑的時序約束
14.6.2 短數據路徑的時序約束
14.7 增強同步性能
14.7.1 局部負時鐘偏差示例
14.8 本章總結
第15章 片上時鐘分布
15.1 時鐘分布設計
15.1.1 緩衝樹形時鐘分布
15.1.2 對稱H樹形時鐘分布網絡
15.1.3 控制時鐘偏差的補償技術
15.1.4 低功耗時鐘分布網絡設計
15.2 自動布局與綜合
15.2.1 時鐘分布的自動版圖生成
15.2.2 自動時鐘分布綜合
15.2.3 重定時
15.3 分析與建模
15.3.1 工藝不敏感的時鐘分布網絡
15.3.2 時鐘偏差的估算模型
15.4 時鐘偏差調度
15.4.1 片外時鐘偏差
15.4.2 全局和局部時序約束
15.4.3 示例
15.5 工業級時鐘分布網絡示例
15.5.1 貝爾電話WE32100 32位微處理器
15.5.2 DEC/Compaq 64位Alpha微處理器
15.5.3 8位×8位流水乘法器
15.5.4 Intel IA64微處理器
15.6 本章小結
第Ⅴ部分 襯底感知設計
第16章 混合信號繫統中的襯底噪聲
16.1 開關噪聲耦合機制
16.1.1 互連耦合
……
第17章降低襯底噪聲的技術
總結和結語
參考文獻
