了得網計算機/網絡_基於Xilinx ISE的FPAG/CPLD設計與應用

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基於Xilinx ISE的FPAG/CPLD設計與應用
該商品所屬分類：計算機/網絡 -> 硬件
【市場價】	320-464元
【優惠價】	200-290元
【作者】	談世哲，李健，管殿柱　編著
【所屬類別】	圖書計算機/網絡硬件外部設備維修
【出版社】	電子工業出版社
【ISBN】	9787121093593
【折扣說明】	一次購物滿999元台幣免運費+贈品一次購物滿2000元台幣95折+免運費+贈品一次購物滿3000元台幣92折+免運費+贈品一次購物滿4000元台幣88折+免運費+贈品
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內容介紹

開本：16開

紙張：膠版紙

包裝：平裝

是否套裝：否

國際標準書號ISBN：9787121093593

作者：談世哲，李健，管殿柱編著

出版社：電子工業出版社

出版時間：2009年08月

內容簡介

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FPGA/CPLD以其強大的功能，開發過程短，投資少，可反復修改，保密性好，開發工具智能化等特點，成為當今硬件設計的*方式之一。

     Xilinx
ISE是由*FPGA供應商Xilinx提供的高級FPGA/CPLD設計環境，為所有Xilinx的FPGA與
CPLD提供支持。本書旨在向讀者介紹ISE強大的開發功能，通過實例來強化讀者的理解和使用。本書立足工程實踐，循序漸進地介紹了Xilinx
ISE開發的基本過程和方法，內容翔實、繫統、全面，並通過大量的工程實例說明軟件的功能和應用方法。


本書圖文並茂，講解深入淺出，通俗易懂。本書適合從事FPGA/CPLD設計開發的技術人員閱讀，也可作為高等學校相關專業的教學用書。

第1章聚焦Xilinx ISE 1.1 Xilinx公司及其產品介紹 1.1.1 Xilinx公司簡介 1.1.2 幾種CPLD繫列芯片的特點 1.1.3 CoolRunnei繫列的高級特性 1.1.4 主流FPGA產品 1.2 FPGA/CPLD基本結構與實現原理 1.2.1 FPGA基本結構與實現原理 1.2.2 CPLD基本結構與實現原理 1.2.3 FPGA/CPLD性能特點差異 1.3 繫統設計語言——VHDL基本概念與程序結構 1.3.1 概述 1.3.2 VHDL程序基本結構 1.4 HDL編碼風格及規則 1.4.1 編碼風格 1.4.2 HDL編碼指導 1.5 ISE基本操作 1.5.1 ISE的獲取 1.5.2 ISE的實現功能 1.5.3 ISE軟件運行硬件環境及安裝 1.5.4 ISE運行及主界面簡介 1.6 本章小結 1.7 思考與練習第2章基於VHDL語言的設計輸入 2.1 新建工程 2.2 手動新建源代碼 2.3 利用語言模板創建源代碼 2.4 本章小結 2.5 思考與練習第3章設計仿真 3.1 仿真基本概念 3.1.1 仿真類型 3.1.2 仿真的步驟 3.2 創建測試基準波形文件 3.3 使用Modelsim進行仿真 3.3.1 ModelSim仿真窗口綜述 3.3.2 在ISE集成環境中進行功能仿真 3.3.3 利用ModelSim進行時序仿真 3.4 本章小結 3.5 思考與練習第4章基於原理圖與狀態機的輸入 4.1 原理圖設計概述 4.1.1 頂層原理圖設計方法 4.1.2 底層原理圖設計方式 4.2 利用原理圖的設計方法 4.2.1 自頂向下的原理圖設計方法 4.2.2 自底向上的原理圖設計方法 4.3 實例化計數器 4.3.1 例化VHDL模塊 4.3.2 進行原理圖連線 4.3.3 給連線添加網絡名 4.3.4 給總線添加網絡名 4.3.5 添加I/O引腳標記 4.4 狀態機輸入工具——StateCAD 4.4.1 StateCAD簡介 4.4.2 StateCAD用戶界面 4.4.3 使用StateCAD設計狀態機 4.5 本章小結 4.6 思考與練習第5章綜合與設計實現 5.1 XST概述 5.1.1 XST屬性描述及設置方法 5.1.2 XST操作流程 5.2 設計實現 5.2.1 CPLD的設計實現 5.2.2 FPGA的設計實現 5.3 約束 5.3.1 創建UCF文件 5.3.2 UCF文件的語法說明 5.3.3 引腳和區域約束語法 5.3.4 PACE 5.4 IP Core簡介 5.4.1 Xilinx IP Core基本操作 5.4.2 DDS模塊IP Core的調用實例 5.5 本章小結 5.6 思考與練習第6章功耗分析與FPGA/CPLD配置 6.1 功耗評估工具——XPower 6.1.1 概述 6.1.2 XPower操作界面 6.1.3 功耗分析 6.2 基於ISE的硬件編程 6.2.1 iMPACT的用戶界面 6.2.2 利用iMPACT進行程序下載 6.3 本章小結 6.4 思考與練習第7章應用實例 7.1 VHDL數字邏輯電路設計試驗 7.2 實例一：模可變16位加法計數器 7.3 實例二：多倍次分頻器 7.4 實例三：奇偶校驗 7.5 實例四：數字頻率計VHDL程序與仿真 7.6 實例五：UART VHDL程序與仿真 7.7 實例六：電子時鐘VHDL程序與仿真 7.8 本章小結 7.9 思考與練習參考文獻

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第1章  聚焦Xilinx ISE
  1.1  Xilinx公司及其產品介紹
    1.1.1  Xilinx公司簡介
    1.1.2  幾種CPLD繫列芯片的特點
    1.1.3  CoolRunnei繫列的高級特性
    1.1.4  主流FPGA產品
  1.2  FPGA/CPLD基本結構與實現原理
    1.2.1  FPGA基本結構與實現原理
    1.2.2  CPLD基本結構與實現原理
    1.2.3  FPGA/CPLD性能特點差異
  1.3  繫統設計語言——VHDL基本概念與程序結構
    1.3.1  概述
    1.3.2  VHDL程序基本結構
  1.4  HDL編碼風格及規則
    1.4.1  編碼風格
    1.4.2  HDL編碼指導
  1.5  ISE基本操作
    1.5.1  ISE的獲取
    1.5.2  ISE的實現功能
    1.5.3  ISE軟件運行硬件環境及安裝
    1.5.4  ISE運行及主界面簡介
  1.6  本章小結
  1.7  思考與練習
第2章  基於VHDL語言的設計輸入
  2.1  新建工程
  2.2  手動新建源代碼
  2.3  利用語言模板創建源代碼
  2.4  本章小結
  2.5  思考與練習
第3章  設計仿真
  3.1  仿真基本概念
    3.1.1  仿真類型
    3.1.2  仿真的步驟
  3.2  創建測試基準波形文件
  3.3  使用Modelsim進行仿真
    3.3.1  ModelSim仿真窗口綜述
    3.3.2  在ISE集成環境中進行功能仿真
    3.3.3  利用ModelSim進行時序仿真
  3.4  本章小結
  3.5  思考與練習
第4章  基於原理圖與狀態機的輸入
  4.1  原理圖設計概述
    4.1.1  頂層原理圖設計方法
    4.1.2  底層原理圖設計方式
  4.2  利用原理圖的設計方法
    4.2.1  自頂向下的原理圖設計方法
    4.2.2  自底向上的原理圖設計方法
  4.3  實例化計數器
    4.3.1  例化VHDL模塊
    4.3.2  進行原理圖連線
    4.3.3  給連線添加網絡名
    4.3.4  給總線添加網絡名
    4.3.5  添加I/O引腳標記
  4.4  狀態機輸入工具——StateCAD
    4.4.1  StateCAD簡介
    4.4.2  StateCAD用戶界面
    4.4.3  使用StateCAD設計狀態機
  4.5  本章小結
  4.6  思考與練習
第5章  綜合與設計實現
  5.1  XST概述
    5.1.1  XST屬性描述及設置方法
    5.1.2  XST操作流程
  5.2  設計實現
    5.2.1  CPLD的設計實現
    5.2.2  FPGA的設計實現
  5.3  約束
    5.3.1  創建UCF文件
    5.3.2  UCF文件的語法說明
    5.3.3  引腳和區域約束語法
    5.3.4  PACE
  5.4  IP Core簡介
    5.4.1  Xilinx IP Core基本操作
    5.4.2  DDS模塊IP Core的調用實例
  5.5  本章小結
  5.6  思考與練習
第6章  功耗分析與FPGA/CPLD配置
  6.1  功耗評估工具——XPower
    6.1.1  概述
    6.1.2  XPower操作界面
    6.1.3  功耗分析
  6.2  基於ISE的硬件編程
    6.2.1  iMPACT的用戶界面
    6.2.2  利用iMPACT進行程序下載
  6.3  本章小結
  6.4  思考與練習
第7章  應用實例
  7.1  VHDL數字邏輯電路設計試驗
  7.2  實例一：模可變16位加法計數器
  7.3  實例二：多倍次分頻器
  7.4  實例三：奇偶校驗
  7.5  實例四：數字頻率計VHDL程序與仿真
  7.6  實例五：UART VHDL程序與仿真
  7.7  實例六：電子時鐘VHDL程序與仿真
  7.8  本章小結
  7.9  思考與練習
參考文獻

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