內容簡介
利用 Verilog進行數字繫統設計與仿真是電子繫統工程師必備的技能之一,這本書最突出的特色就是對數字電路繫統的工程仿真和設計技術進行了深入的討論。由JosephCavanagh編著的《Verliog HDL數字設計與建模》內容涵蓋了電路建模、基本語法與電路、典型數學運算、復雜的編碼/解碼/糾錯電路、各類時序狀態機和完整的流水線 RISC 處理器的設計等。書中給出的所有工程設計實例均為可獨立運行及驗證的實用電路模塊,並給出了所有例子的完整Verilog源代碼、testbench、仿真結果和仿真波形。 附錄中還給出了部分課後習題的參考答案。
《VerliogHDL數字設計與建模》可作為電子信息類和計算機科學等專業的高年級本科生與研究生的教材,對於初步接觸過數字邏輯設計的相關領域的工程師也是一本很有價值的參考書。