了得網計算機/網絡_Verilog HDL數字繫統設計入門與應用實例

產品特色

編輯推薦

本書從實用角度出發，緊密聯繫教學實際。
? 語法介紹簡明清晰，實例內容豐富，重點突出。
? 配套資源豐富，提供教學課件、教學大綱、綜合實例、思考題與練習題。
? 提供經典FPGA數字繫統設計實例。

內容簡介

本書繫統地介紹了硬件描述語言Verilog HDL以及數字繫統設計的相關知識，主要內容包括EDA技術、FPGA/CPLD器件、Verilog HDL基礎知識以及設計實例、基於FPGA/CPLD數字繫統設計實例。書中各章都配備了思考與練習題。
本書以應用為主，突出實踐性，結構嚴謹，書中的實例新穎、典型。本書適合作為電子信息工程、通信工程、電子信息科學與技術、自動化、電氣工程等電子與電氣類相關專業本科教材和研究生參考書，同時也可供電路設計和繫統開發工程技術人員學習參考。

作者簡介

王忠禮，北華大學副教授，從事嵌入式繫統與模式識別，在清華大學出版社出版的教材《MATLAB應用技術》發行近3萬冊，出版其他教材3部，發表科研論文10餘篇。主持或參加省級以上科研項目5項，申請專利5項。

目錄

第1章緒論

1.1EDA技術的發展概況

1.2設計方法和設計流程

1.2.1設計方法

1.2.2設計流程目錄

第1章緒論

1.1EDA技術的發展概況

1.2設計方法和設計流程

1.2.1設計方法

1.2.2設計流程

1.3主要的EDA開發軟件及廠家

1.3.1主要的EDA廠家

1.3.2主要的EDA開發軟件

思考與練習

第2章可編程邏輯器件

2.1可編程器件概述

2.1.1ASIC及其分類

2.1.2PLD器件的分類

2.2簡單PLD的基本結構

2.3CPLD的基本結構及典型器件簡介

2.3.1CPLD的基本結構

2.3.2典型CPLD器件——MAX7000繫列

2.3.3典型CPLD器件——Max Ⅱ繫列

2.3.4典型CPLD器件——XC9500繫列

2.4FPGA的基本結構及典型器件簡介

2.4.1FPGA的基本結構

2.4.2典型FPGA器件——Cyclone Ⅱ繫列

2.4.3Altera公司FPGA簡介

2.4.4典型FPGA器件——Spartan3繫列

2.4.5Xilinx公司FPGA簡介

2.5器件配置與編程

2.5.1JTAG邊界掃描測試

2.5.2FPGA的編程與配置

2.6PLD發展趨勢

思考與練習

第3章Quartus Ⅱ開發軟件

3.1概述

3.1.1Quartus Ⅱ 9.1的安裝

3.1.2Quartus Ⅱ 9.1的授權許可設置

3.2Quartus Ⅱ 9.1管理器

3.2.1工作界面

3.2.2菜單欄

3.3設計輸入

3.3.1Quartus Ⅱ軟件設計流程

3.3.2創建工程

3.3.3圖形編輯輸入

3.3.4文本編輯輸入

3.4設計處理

3.4.1編譯設置

3.4.2編譯

3.4.3仿真分析

3.4.4引腳鎖定、設計下載和硬件測試

3.5時序分析

3.5.1Classic Timing Analyzer時序約束

3.5.2TimeQuest Timing Analyzer時序分析

3.6層次設計

3.6.1創建底層設計文件

3.6.2

3.6.3創建頂層設計文件

3.7基於宏功能模塊的設計

思考與練習

第4章ModelSim仿真軟件

4.1概述

4.2ModelSim 6.5使用舉例

4.2.1ModelSim仿真基本步驟

4.2.2ModelSim與Quartus Ⅱ聯合進行功能仿真的基本步驟

4.2.3ModelSim對Altera器件進行後仿真的基本步驟

思考與練習

第5章Verilog HDL基本語法

5.1Verilog HDL概述

5.1.1Verilog HDL的產生和發展

5.1.2Verilog HDL的設計流程

5.1.3Verilog HDL與VHDL的比較

5.2Verilog HDL模塊結構

5.3Verilog HDL語言要素及數據類型

5.3.1Verilog HDL語言要素

5.3.2常量

5.3.3變量和數據類型

5.3.4參數

5.3.5向量

5.3.6存儲器

5.3.7運算符

5.4Verilog HDL基本語句

5.4.1綜合性設計語句

5.4.2時間控制語句

5.4.3過程語句

5.4.4塊語句

5.4.5賦值語句

5.4.6條件語句

5.4.7循環語句

5.4.8任務與函數

5.4.9編譯預處理語句

思考與練習

第6章仿真與測試

6.1繫統任務與繫統函數

6.2用戶自定義原語

6.3測試平臺的建立

6.4仿真設計實例

思考與練習

第7章描述方式與層次設計

7.1Verilog HDL的描述方式

7.1.1結構描述方式

7.1.2行為描述方式

7.1.3數據流描述方式

7.1.4混合描述方式

7.2進程

7.3Verilog HDL層次設計

思考與練習

第8章組合邏輯電路設計

8.1編碼器和譯碼器

8.1.1編碼器

8.1.2譯碼器

8.2數據選擇器

8.3加法器

8.3.1半加器

8.3.2全加器

8.3.3級聯加法器

8.3.4超前進位加法器

8.4乘法器

8.4.1移位相加乘法器

8.4.2並行乘法器

8.5其他組合邏輯電路

8.5.1基本門電路

8.5.2三態門電路

思考與練習

第9章時序邏輯電路設計

9.1觸發器

9.1.1RS觸發器

9.1.2JK觸發器

9.1.3D觸發器

9.1.4T觸發器

9.2鎖存器和寄存器

9.2.1鎖存器

9.2.2寄存器

9.3移位寄存器

9.3.1左移移位寄存器

9.3.2右移移位寄存器

9.4分頻器

9.4.1偶數分頻器

9.4.2奇數分頻器

9.5計數器

9.5.1同步計數器

9.5.2異步計數器

9.5.3加減計數器

9.6其他時序邏輯電路

9.6.1同步器

9.6.2邊沿檢測電路

思考與練習

第10章有限狀態機的設計

10.1有限狀態機概述

10.1.1狀態機的分類

10.1.2有限狀態機的狀態轉換圖

10.1.3有限狀態機的設計流程

10.2有限狀態機的設計要點

10.3有限狀態機設計實例

10.3.1摩爾型狀態機

10.3.2米裡型狀態機

10.3.3有限狀態機的描述方式

思考與練習

第11章數字繫統設計實例

11.1數字跑表的設計

11.2交通燈控制器的設計

11.3自動售貨機的設計

11.4ADC0809采樣控制模塊的設計

11.5可控脈衝發生器的設計

11.5.1順序脈衝發生器

11.5.2並行脈衝控制模塊

思考與練習

第12章基於FPGA數字繫統設計實例

12.1基於FPGA的多功能數字鐘的設計

12.1.1繫統設計要求

12.1.2繫統設計方案

12.1.3各部分功能模塊的設計

12.2基於FPGA的信號發生器的設計

12.2.1繫統設計要求

12.2.2繫統設計方案

12.2.3各部分功能模塊的設計

12.3基於FPGA的密碼鎖的設計

12.3.1繫統設計要求

12.3.2繫統設計方案

12.3.3各部分功能模塊的設計

12.4數字濾波器的FPGA設計

12.4.1FIR濾波器的結構

12.4.2抽頭繫數的編碼

12.4.3FIR濾波器的設計

12.5直擴通信繫統的FPGA設計

12.5.1二進制相位鍵控調制

12.5.2CPSK信號的產生

12.5.3DPSK信號的產生

12.5.4CPSK調制器的設計

12.5.5DPSK調制器的設計

12.5.6CPSK解調器的設計

12.5.7DPSK解調器的設計

思考與練習

附錄AVerilog HDL(IEEE 1364—1995)關鍵字

附錄BVerilog HDL(IEEE 1364—2001)關鍵字

附錄CVerilog2001語法結構

附錄DVerilog2002語法結構

參考文獻

前言

前言

隨著電子技術、計算機應用技術的不斷發展，現代數字繫統的設計思想、設計方法以及實現方式都進入了嶄新的階段。這一變化促使電子設計自動化(EDA)技術快速發展，很多公司推出各類高性能的EDA工具，同時也促使高性能FPGA/CPLD器件出現。FPGA/CPLD器件具有功能強大、開發周期短、投資小、便於修改等優點，已經成為硬件設計的器件。Verilog HDL是IEEE標準的硬件描述語言，無論是電子設計工程師還是高等院校的學生都應該熟練掌握它，以提高工作效率。本書的主要內容就是把FPGA/CPLD器件、高性能的EDA工具和Verilog HDL三者結合起來，以實現現代數字繫統的設計。前言

隨著電子技術、計算機應用技術的不斷發展，現代數字繫統的設計思想、設計方法以及實現方式都進入了嶄新的階段。這一變化促使電子設計自動化(EDA)技術快速發展，很多公司推出各類高性能的EDA工具，同時也促使高性能FPGA/CPLD器件出現。FPGA/CPLD器件具有功能強大、開發周期短、投資小、便於修改等優點，已經成為硬件設計的器件。Verilog HDL是IEEE標準的硬件描述語言，無論是電子設計工程師還是高等院校的學生都應該熟練掌握它，以提高工作效率。本書的主要內容就是把FPGA/CPLD器件、高性能的EDA工具和Verilog HDL三者結合起來，以實現現代數字繫統的設計。
本書共分12章。第1章對EDA技術以及數字繫統的設計方法和流程進行介紹。第2章首先對可編程邏輯器件進行綜述，然後介紹FPGA/CPLD器件的結構、工作原理和主流產品。第3章介紹QuartusⅡ的基本操作、設計輸入、設計處理、時序分析和層次設計。第4章是ModelSim使用指南。第5章介紹Verilog HDL的基本語法、模塊結構和基本語句等內容。第6章介紹數字電路的仿真與測試等內容。第7章介紹Verilog HDL的描述風格、進程和層次設計。第8章和第9章分別介紹了組合邏輯電路和時序邏輯電路的程序設計。第10章介紹有限狀態機的設計。第11章介紹數字繫統設計實例，包括數字跑表、交通燈控制器、自動售貨機、采樣控制模塊、可控脈衝發生器的設計。第12章介紹基於FPGA數字繫統設計實例。
本書從實用的角度出發，緊密聯繫教學實際，語法介紹簡明清晰，實例內容豐富，重點突出。各章均附有思考與練習，建議讀者在學完一章內容以後認真完成本章的練習，以加深和鞏固所學的知識。相信本書會為讀者的學習和工作帶來一定的幫助。
本書可以作為高等院校電子信息工程、通信工程、電子信息科學與技術、自動化、電氣工程等電子與電氣類相關專業本科教材和研究生參考書，同時也可供電路設計和繫統開發工程技術人員學習參考。
本書第1、2章由陳曉潔編寫，第3、4章和附錄C由趙金寬編寫，第5、6、7章由王秀琴編寫，第8、9、10章和附錄A、B、D由王忠禮編寫，第11、12章由夏洪洋編寫。
在本書的編寫過程中，北華大學的馬惜平老師、黑龍江科技大學的江曉林、劉付剛老師對書稿提出了寶貴的建議和意見，編者在此表示由衷的感謝！
由於編者水平有限，書中難免存在疏漏，敬請廣大讀者批評指正。
編者2018年12月

在線試讀

第5章
CHAPTER 5

Verilog HDL基本語法

Verilog HDL的出現徹底改變了數字電路的設計方法，使得設計者可以像寫C程序那樣設計電路，從而把更多的精力集中到繫統結構和算法實現上。Verilog HDL是一門優秀的硬件描述語言，直觀易學，在工業界獲得廣泛應用。
同其他高級語言一樣，Verilog HDL具有自身固有的語法說明與定義格式。本章首先簡單介紹Verilog HDL的發展概況、設計流程以及與VHDL的不同之處，然後重點介紹Verilog HDL的語言要素、結構、常用的語句以及運用Verilog HDL進行仿真的方法。本章力圖使讀者能迅速從總體上把握Verilog HDL程序的基本結構和特點，達到快速入門的目。
5.1Verilog HDL概述
Verilog HDL是一種硬件描述語言，可以在多種抽像層次上對數字繫統建模，可以描述設計的行為特性、數據流特性、結構組成以及包含響應監控和設計驗證方面的延時和波形產生機制。此外，Verilog HDL提供了編程語言接口（Programming Language Interface，PLI），通過該接口用戶可以在模擬、驗證期間從外部訪問設計，包括模擬的具體控制和運行。Verilog HDL不僅定義了語法，而且對每個語法結構都定義了清楚的模擬、仿真語義。因此，用這種語言編程的模型能夠使用Verilog HDL仿真器進行驗證。Verilog HDL從C語言中繼承了多種操作符和結構，所以從形式上看Verilog HDL和C語言有很多相似之處。
5.1.1Verilog HDL的產生和發展第5章
CHAPTER 5

Verilog HDL基本語法

Verilog HDL的出現徹底改變了數字電路的設計方法，使得設計者可以像寫C程序那樣設計電路，從而把更多的精力集中到繫統結構和算法實現上。Verilog HDL是一門優秀的硬件描述語言，直觀易學，在工業界獲得廣泛應用。
同其他高級語言一樣，Verilog HDL具有自身固有的語法說明與定義格式。本章首先簡單介紹Verilog HDL的發展概況、設計流程以及與VHDL的不同之處，然後重點介紹Verilog HDL的語言要素、結構、常用的語句以及運用Verilog HDL進行仿真的方法。本章力圖使讀者能迅速從總體上把握Verilog HDL程序的基本結構和特點，達到快速入門的目。
5.1Verilog HDL概述
Verilog HDL是一種硬件描述語言，可以在多種抽像層次上對數字繫統建模，可以描述設計的行為特性、數據流特性、結構組成以及包含響應監控和設計驗證方面的延時和波形產生機制。此外，Verilog HDL提供了編程語言接口（Programming Language Interface，PLI），通過該接口用戶可以在模擬、驗證期間從外部訪問設計，包括模擬的具體控制和運行。Verilog HDL不僅定義了語法，而且對每個語法結構都定義了清楚的模擬、仿真語義。因此，用這種語言編程的模型能夠使用Verilog HDL仿真器進行驗證。Verilog HDL從C語言中繼承了多種操作符和結構，所以從形式上看Verilog HDL和C語言有很多相似之處。
5.1.1Verilog HDL的產生和發展
很久以來，人們使用諸如FORTRAN、Pascal、C等語言進行計算機程序設計，這些程序本質上是順序執行的。同樣，在硬件設計領域，設計人員也希望使用一種標準的語言進行硬件設計。在這種情況下，許多硬件描述語言應運而生。設計人員可以使用它們對硬件中的並發執行過程建模。在出現的各種硬件描述語言中，Verilog HDL和VHDL使用得廣泛。
Verilog HDL是GDA(Gareway Design Automation)公司的Phil Moorby於1983年首創的，隻是為其公司的模擬器產品開發的硬件描述語言，之後Moorby又設計了VerilogXL仿真器。由於VerilogXL仿真器得到廣泛使用及Verilog HDL具有簡潔、高效、易用和功能強大等優點，因此Verilog HDL逐漸為眾多設計者所接受和喜愛。1989年，Cadence公司收購了GDA公司，1990年，Cadence公開發表了Verilog HDL，並成立OVI(Open Verilog International)組織專門負責Verilog HDL的發展。Verilog HDL於1995年成為IEEE標準，稱為IEEE Standard 1364—1995(Verilog1995)。2001年3月，IEEE正是批準了Verilog2001標準(IEEE 1364—2001)。
Verilog HDL是在C語言的基礎上發展而來的。從語法結構上看，Verilog HDL繼承和借鋻了C語言的很多語法結構，兩者有許多相似之處。表51中列舉了兩種語言中一些相同或相近的語句。

表51Verilog HDL與C語言的比較

C語言
Verilog HDL

function
module，function，task
ifthenelse
ifelse
case
case，casez，casex
{，}
beginend
for
for
while
while
define
define
int
int
printf
monitor，display，strobe
當然，Verilog HDL作為一種硬件描述語言，要受到具體硬件電路的諸多限制，它與C語言的區別如下：
(1) 在Verilog HDL中不能使用C語言中比較抽像的表示語法，如迭代表示法、指針(C語言特點的語法)、次數不確定的循環及動態聲明等。
(2) C語言的理念是一行一行執行下去，是順序的語法；而Verilog HDL描述的是硬件，可以在同一時間內有很多硬件電路一起並行動作。這兩者之間有衝突，糟糕的是Verilog仿真器也是順序執行的軟件，在處理時序關繫時會有思考上的死角。
(3) C語言的輸入輸出函數豐富，而Verilog HDL能用的輸入輸出函數很少，在程序修改過程中會遇到輸入輸出的困難。
(4) C語言無時間延時語句。
(5) C語言中函數的調用是的，每一次調用都是相同的，可以無限制調用。而Verilog HDL對模塊的每一次調用都必須賦予一個不同的別名，雖然調用的是同一模塊，但不同的別名代表不同的模塊，即生成了新的硬件電路模塊。因此Verilog HDL中模塊的調用次數受硬件電路資源的限制，不能無限制調用。這一點與C語言有較大區別。
(6) 與C語言相比，Verilog HDL描述語法缺乏靈活性，限制很多，能用的判斷語句有限。
(7) 與C語言相比，Verilog HDL仿真速度慢，查錯工具功能差，錯誤信息不完整。
(8) Verilog HDL提供程序界面的仿真工具軟件，通常都價格昂貴，而且可靠性不明確。
(9) Verilog HDL中的延時語句隻能用於仿真，不能被綜合工具所綜合。
Verilog HDL是一種硬件描述語言，可以用它來建立電路模型，這種模型可以是實際電路的不同級別的抽像描述，這些抽像的級別和它們對應的模型共有以下5種：
(1) 繫統級(System Level)：用高級語言結構設計模塊的外部性能的模型。
(2) 算法級(Algorithm Level)：用高級語言結構設計算法的模型。
(3) 寄存器傳輸級(Register Transfer Level，RTL)：大多數硬件設計人員工作在RTL級，RTL模型是描述數據在寄存器之間如何流動和如何處理這些數據的模型。
以上3種都屬於行為描述，隻有RTL級纔與邏輯電路有明確的對應關繫。
(4) 門級(Gate Level)：描述邏輯門以及邏輯門之間連接的模型。
門級與邏輯電路有明確的連接關繫。以上4種描述是設計人員必須掌握的。

商品搜索

商品分类

【醫學】

【各大出版社】