了得網計算機/網絡_FPGA設計指南器件、工具和流程

內容簡介

本書用簡潔的語言向讀者展示了什麼是FPGA、FPGA如何工作、如何對FPGA編程以及FPGA設計中遇到的各種概念、器件和工具，如傳統的基於HDL/RTL的仿真和邏輯綜合、*的純C/C++設計捕獲和綜合技術以及基於DSP的設計流程。另外，本書還涉及大量豐富的、工程師所需的技術細節。
本書適用於使用FPGA進行設計的工程師、進行嵌入式應用任務開發的軟件工程師以及高等院校電氣工程專業的師生。

作者簡介

Clive“Max”Maxfield世界半導體設計界知名專家，FPGA專業網站Programmable Logic DesignLine（www.pldesignline.com）主編。Maxfield先生擁有豐富的電路設計和開發經驗，更以傑出的寫作纔能享譽全球。他曾經長期為EDN、EE Design等一流雜志和網站撰寫專欄，並撰寫了多部電子

第1章概論
1.1什麼是FPGA
1.2FPGA為什麼令人感興趣
1.3FPGA的用途
1.4本書內容
1.5本書不包括什麼
1.6讀者對像
第2章基本概念
2.1FPGA的核心
2.2簡單的可編程功能
2.3熔絲連接技術
2.4反熔絲技術
2.5掩模編程器件
2.6PROM第1章概論
1.1什麼是FPGA
1.2FPGA為什麼令人感興趣
1.3FPGA的用途
1.4本書內容
1.5本書不包括什麼
1.6讀者對像
第2章基本概念
2.1FPGA的核心
2.2簡單的可編程功能
2.3熔絲連接技術
2.4反熔絲技術
2.5掩模編程器件
2.6PROM
2.7基於EPROM的技術
2.8基於EEPROM的技術
2.9基於閃存的技術
2.10基於SRAM的技術
2.11小結
第3章FPGA的起源
3.1相關的技術
3.2晶體管
3.3集成電路
3.4SRAM/DRAM和微處理器
3.5SPLD和CPLD
3.5.1PROM
3.5.2PLA
3.5.3PAL和GAL
3.5.4其他可編程選擇
3.5.5CPLD
3.5.6ABEL、CUPL、PALASM、JEDEC等
3.6專用集成電路（門陣列等）
3.6.1全定制
3.6.2Micromatrix和Micromosaic
3.6.3門陣列
3.6.4器件
3.6.5結構化ASIC
3.7FPGA
3.7.1FPGA平臺
3.7.2FPGA-ASIC 混合
3.7.3FPGA廠商如何設計芯片
第4章FPGA結構的比較
4.1一點提醒
4.2一些背景信息
4.3反熔絲與SRAM與其他
4.3.1基於SRAM的器件
4.3.2以SRAM為基礎器件的安全問題和解決方案
4.3.3基於反熔絲的器件
4.3.4基於EPROM的器件
4.3.5基於E2PROM/FLASH的器件
4.3.6FLASH-SRAM混合器件
4.3.7小結
4.4細粒、中等微粒和粗粒結構
4.5MUX與基於LUT的邏輯塊
4.5.1基於MUX的結構
4.5.2基於LUT的結構
4.5.3基於MUX還是基於LUT
4.5.43、4、5或6輸入LUT
4.5.5LUT與分布RAM與SR
4.6CLB、LAB與slices
4.6.1Xlilinx
4.6.2Altera邏輯部件
4.6.3slicing和dicing
4.6.4CLB和LAB
4.6.5分布RAM和移位寄存器
4.7快速進位鏈
4.8內嵌RAM
4.9內嵌乘法器、加法器、MAC等
4.10內嵌處理器核（硬的和軟的）
4.10.1硬微處理器核
4.10.2軟微處理器核
4.11時鐘樹和時間管理器
4.11.1時鐘樹
4.11.2時鐘管理器
4.12通用I/O
4.12.1可配置I/O標準
4.12.2可配置I/O阻抗
4.12.3核與I/O電壓
4.13吉比特傳輸
4.14硬IP、軟IP和固IP
4.15繫統門與實際的門
4.16FPGA年
第5章FPGA編程（配置）
5.1引言
5.2配置文件
5.3
5.4基於反熔絲的FPGA
5.5基於SRAM的FPGA
5.5.1迅速的過程欺騙了眼睛
5.5.2對嵌入式（塊）RAM、分布RAM編程
5.5.3多編程鏈
5.5.4器件的快速重新初始化
5.6使用配置端口
5.6.1FPGA作為主設備串行下載
5.6.2FPGA作為主設備並行下載
5.6.3FPGA作為從設備並行下載
5.6.4FPGA作為從設備串行下載
5.7使用JTAG端口
5.8使用嵌入式處理器
第6章誰在參與遊戲
6.1引言
6.2FPGA和FPAA提供商
6.3FPNA 提供商
6.4全線EDA提供商
6.5專業FPGA和獨立EDA提供商
6.6使用專門工具的FPGA設計顧問
6.7開源、免費和低成本的設計工具
第7章FPGA與ASIC設計風格
7.1引言
7.2編碼風格
7.3流水線和邏輯層次
7.3.1什麼是流水線
7.3.2電子繫統中的流水線
7.3.3邏輯層次
7.4異步設計實踐
7.4.1異步結構
7.4.2組合回路
7.4.3延遲鏈
7.5時鐘考慮
7.5.1時鐘域
7.5.2時鐘平衡
7.5.3門控時鐘與使能時鐘
7.5.4PLL和時鐘調節電路
7.5.5跨時鐘域數據傳輸的可靠性
7.6寄存器和鎖存器考慮
7.6.1鎖存器
7.6.2具有“置位”和“復位”輸入的觸發器
7.6.3全局復位和初始化條件
7.7資源共享（時分復用）
7.7.1使用它或者放棄它
7.7.2其他內容
7.8狀態機編碼
7.9測試方法學
第8章基於原理圖的設計流程
8.1往昔的時光
8.2EDA初期
8.2.1前端工具，如邏輯仿真
8.2.2後端工具如版圖設計
8.2.3CAE + CAD = EDA
8.3簡單的原理圖驅動ASIC設計流程
8.4簡單（早期）的原理圖驅動FPGA設計流程
8.4.1映射
8.4.2包裝
8.4.3布局和布線
8.4.4時序分析和布局布線後仿真
8.5 平坦的原理圖與分層次的原理圖
8.5.1沉悶的扁平原理圖
8.5.2分等級（基於模塊）的原理圖
8.6今天的原理圖驅動設計流程
第9章基於HDL的設計流程
9.1基於原理圖流程的問題
9.2基於HDL設計流程的出現
9.2.1不同的抽像層次
9.2.2早期基於HDL的ASIC設計流程
9.2.3早期基於HDL的FPGA設計流程
9.2.4知道結構的FPGA流程
9.2.5邏輯綜合與基於物理的綜合
9.3圖形設計輸入的生活
9.4過剩的HDL
9.4.1Verilog HDL
9.4.2VHDL和VITAL
9.4.3混合語言設計
9.4.4UDL/I
9.4.5Superlog 和 SystemVerilog
9.4.6SystemC
9.5值得深思的事
9.5.1擔心，非常擔心
9.5.2串行與並行多路復用器
9.5.3小心鎖存器
9.5.4聰明地使用常量
9.5.5資源共用考慮
9.5.6還有一些不可忽視的內容
第10章FPGA設計中的硅虛擬原型
10.1什麼是硅虛擬原型
10.2基於ASIC的SVP方法
10.2.1門級SVP（由快速綜合產生）
10.2.2門級SVP（由基於增益的綜合產生）
10.2.3團簇SVP
10.2.4基於RTL的SVP
10.3基於FPGA的SVP
10.3.1交互式操作
10.3.2增量式布局布線
10.3.3基於RTL的FPGASVP
第11章基於C/C++等語言的設計流程
11.1 傳統的HDL設計流程存在的問題
11.2 C對C++與並行執行對順序執行
11.3 基於SystemC的設計流程
11.3.1 什麼是SystemC以及它從哪裡來
11.3.2 SystemC 1.0
11.3.3 SystemC 2.0
11.3.4 抽像級
11.3.5 基於SystemC設計流程的可選方案
11.3.6要麼喜愛它，要麼討厭它
11.4基於增強型C/C++的設計流程
11.4.1什麼是增強型C/C++
11.4.2可選擇的增強型C/C++設計流程
11.5基於純C/C++的設計流程
11.6綜合的不同抽像級別
11.7混合語言設計和驗證環境
第12章基於DSP的設計流程
12.1DSP簡介
12.2可選擇的DSP實現方案
12.2.1隨便選一個器件，不過不要讓我看到是哪種器件
12.2.2繫統級評估和算法驗證
12.2.3在DSP內核中運行的軟件
12.2.4專用DSP硬件
12.2.5與DSP相關的嵌入式FPGA資源
12.3針對DSP的以FPGA為中心的設計流程
12.3.1專用領域語言
12.3.2繫統級設計和仿真環境
12.3.3浮點與定點表示
12.3.4繫統/算法級向RTL的轉換（手工轉換）
12.3.5繫統/算法級向RTL的轉換（自動生成）
12.3.6繫統/算法級向C/C++的轉換
12.3.7模塊級IP環境
12.3.8別忘了測試平臺
12.4DSP與VHDL/Verilog混合設計環境
第13章基於嵌入式處理器的設計流程
13.1引言
13.2硬核與軟核
13.2.1硬核
13.2.2微處理器軟核
13.3將設計劃分為硬件和軟件部分
13.4硬件和軟件的世界觀
13.5利用FPGA作為自身的開發環境
13.6增強設計的可見性
13.7其他一些混合驗證方法
13.7.1RTL（VHDL或Verilog）
13.7.2C/C++、SystemC等
13.7.3硬件模擬器中的物理芯片
13.7.4指令集仿真器
13.8一個相當巧妙的設計環境
第14章模塊化設計和增量設計
14.1將設計作為一個大的模塊進行處理
14.2將設計劃分為更小的模塊
14.2.1模塊化設計
14.2.2增量設計
14.2.3存在的問題
14.3總有其他辦法
第15章高速設計與其他PCB設計注意事項
15.1開始之前
15.2我們都很年輕，因此
15.3變革的時代
15.4其他注意事項
15.4.1高速設計
15.4.2信號完整性分析
15.4.3SPICE與IBIS
15.4.4起動功率
15.4.5使用內部末端阻抗
15.4.6串行或並行處理數據
第16章觀察FPGA的內部節點
16.1缺乏可見性
16.2使用多路復用技術
16.3專用調試電路
16.4虛擬邏輯分析儀
16.5虛擬線路
16.5.1問題描述
16.5.2虛擬線路解決方案
第17章IP
17.1IP的來源
17.2人工優化的IP
17.2.1未加密的RTL級IP
17.2.2加密的RTL級IP
17.2.3未經布局布線的網表級IP
17.2.4布局布線後的網表級IP
17.3IP核生成器
17.4綜合資料
第18章ASIC設計與FPGA設計之間的移植
18.1可供選擇的設計方法
18.1.1隻做FPGA設計
18.1.2FPGA之間的轉換
18.1.3FPGA到ASIC的轉換
18.1.4ASIC到FPGA的轉換
第19章仿真、綜合、驗證等設計工具
19.1引言
19.2仿真（基於周期、事件驅動等）
19.2.1什麼是事件驅動邏輯仿真器
19.2.2事件驅動邏輯仿真器發展過程簡述
19.2.3邏輯值與不同邏輯值繫統
19.2.4混合語言仿真
19.2.5其他延遲格式
19.2.6基於周期的仿真器
19.2.7選擇世界上好的邏輯仿真器
19.3綜合（邏輯/HDL綜合與物理綜合）
19.3.1邏輯/HDL綜合技術
19.3.2物理綜合技術
19.3.3時序重調、復制及二次綜合
19.3.4選擇世界上好的綜合工具
19.4時序分析（靜態與動態）
19.4.1靜態時序分析
19.4.2統計靜態時序分析
19.4.3動態時序分析
19.5一般驗證
19.5.1驗證IP
19.5.2驗證環境和創建testbench
19.5.3分析仿真結果
19.6形式驗證
19.6.1形式驗證的不同種類
19.6.2形式驗證究竟是什麼
19.6.3術語及定義
19.6.4其他可選的斷言/屬性規範技術
19.6.5靜態形式驗證和動態形式驗證
19.6.6各種語言的總結
19.7混合設計
19.7.1HDL語言到C語言的轉換
19.7.2代碼覆蓋率
19.7.3性能分析
第20章選擇合適的器件
20.1豐富的選擇
20.2要是有選型工具就好了
20.3工藝
20.4基本資源和封裝
20.5通用I/O接口
20.6嵌入式乘法器、RAM等
20.7嵌入式處理器核
20.8吉比特I/O能力
20.9可用的IP
20.10速度等級
20.11輕松的注解
第21章吉比特收發器
21.1引言
21.2差分對
21.3多種多樣的標準
21.48bit/10bit編碼等
21.5深入收發器模塊內部
21.6組合多個收發器
21.7可配置資源
21.7.1逗號檢測
21.7.2差分輸出擺幅
21.7.3片內末端電阻
21.7.4預加重
21.7.5均衡化
21.8時鐘恢復、抖動和眼圖
21.8.1時鐘恢復
21.8.2抖動和眼圖
第22章可重配置計算
22.1可動態重配置邏輯
22.2可動態重配置互連線
22.3可重配置計算
第23章現場可編程節點陣列
23.1引言
23.2算法評估
23.3picoChip公司的picoArray技術
23.3.1一個理想的picoArray應用：無線基站
23.3.2picoArray設計環境
23.4QuickSilver公司的ACM技術
23.4.1設計混合節點
23.4.2繫統控制器節點、輸入輸出節點及其他節點
23.4.3空間與時間分割
23.4.4在ACM上創建和運行程序
23.4.5還有更多的內容
23.5這就是硅，但與我們知道的並不相同
第24章獨立的設計工具
24.1引言
24.2ParaCore Architect
24.2.1產生浮點處理功能模塊
24.2.2產生FFT功能模塊
24.2.3基於網絡的接口
24.3Confluence繫統設計語言
24.3.1一個簡單的例子
24.3.2還有更多的功能
24.3.3免費評估版本
24.4你是否具有這種工具
第25章創建基於開源的設計流程
25.1如何白手起家創辦一家FPGA設計工作室
25.2開發平臺：Linux
25.3驗證環境
25.3.1Icarus Verilog
25.3.2Dinotrace和GTKWave
25.3.3Covered代碼覆蓋率工具
25.3.4Verilator
25.3.5Python
25.4形式驗證
25.4.1開源模型檢查
25.4.2基於開源的自動推斷
25.4.3真正的問題是什麼
25.5訪問公件
25.5.1OpenCores
25.5.2OVL
25.6綜合與實現工具
25.7FPGA開發板
25.8綜合材料
第26章FPGA未來的發展
26.1一種擔憂
26.2下一代結構和技術
26.2.1十億晶體管級器件
26.2.2超快速I/O
26.2.3超快速配置
26.2.4更多的硬IP
26.2.5模擬與混合信號器件
26.2.6ASMBL與其他結構
26.2.7不同的結構粒度
26.2.8ASIC結構中的嵌入式FPGA內核
26.2.9ASIC和FPGA結構中嵌入FPNA內核或者相反
26.2.10基於MRAM的器件
26.3設計工具
26.4期待意外的發生
附錄A信號完整性簡介
附錄B深亞微米延遲效應
附錄C線性移位寄存器
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