了得網計算機/網絡_ModelSim電子繫統分析及仿真（第3版）

內容簡介

ModelSim是優秀的HDL仿真軟件之一，它能提供友好的仿真環境，是業界唯一單內核支持VHDL和Verilog混合仿真的仿真器，它采用直接優化的編譯技術、Tcl/Tk技術和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便於保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。本書以ModelSim SE 10.4版軟件為平臺，由淺入深、循序漸進地介紹ModelSim 10.4軟件各部分知識，包括ModelSim 10.4的基礎知識、菜單命令、庫和工程的建立與管理、Verilog/VHDL文件編譯仿真、采用多種方式分析仿真結果，以及與多種軟件聯合仿真等知識。書中配有大量插圖，並結合實例詳細地講解使用ModelSim進行仿真操作的基本知識和方法技巧，配有本書實例操作的視頻講解，讀者能夠輕松學習。

作者簡介

於斌，本碩就讀於哈爾濱工業大學微電子與固體電子學專業，任教於哈爾濱理工大學軟件與微電子學院集成電路設計與集成繫統專業多年，主講數字電路、Verilog?HDL語言及計算機組成原理等課程，從事集成電路數字前端設計，主要研究方向為硬件安全和密碼芯片相關技術。謝龍漢，華南理工大學吳賢銘智能工程學院教授、博士生導師。

目錄
第1章概述1
1.1 IC設計與ModelSim2
1.1.1 IC設計基本流程2
1.1.2 ModelSim概述3
1.2 ModelSim應用基本流程5
1.3 ModelSim基本仿真流程5
1.3.1 創建一個工作庫6
1.3.2 編譯設計文件7
1.3.3 運行仿真8
1.3.4 查看結果9
1.4 ModelSim工程仿真流程9
1.4.1 創建工程及工程庫10
1.4.2 創建新文件11目錄

第1章概述1

1.1 IC設計與ModelSim2

1.1.1 IC設計基本流程2

1.1.2 ModelSim概述3

1.2 ModelSim應用基本流程5

1.3 ModelSim基本仿真流程5

1.3.1 創建一個工作庫6

1.3.2 編譯設計文件7

1.3.3 運行仿真8

1.3.4 查看結果9

1.4 ModelSim工程仿真流程9

1.4.1 創建工程及工程庫10

1.4.2 創建新文件11

1.4.3 加載設計文件12

1.4.4 編譯源文件13

1.4.5 運行仿真和查看結果14

1.4.6 工程調試14

第2章操作界面16

2.1 整體界面17

2.2 菜單欄17

2.2.1 File菜單18

2.2.2 Edit菜單25

2.2.3 View菜單28

2.2.4 Compile菜單29

2.2.5 Simulate菜單31

2.2.6 Add菜單34

2.2.7 Tools菜單34

2.2.8 Layout菜單40

2.2.9 Bookmarks菜單40

2.2.10 Window菜單41

2.2.11 Help菜單43

2.3 工具欄43

2.4 標簽區44

2.5 命令窗口45

2.6 MDI窗口45

2.6.1 源文件窗口46

2.6.2 波形窗口47

2.6.3 列表窗口48

2.6.4 數據流窗口48

2.6.5 屬性窗口49

2.6.6 進程窗口50

2.6.7 對像窗口50

2.6.8 存儲器窗口51

2.6.9 原理圖窗口51

2.6.10 觀察窗口52

2.6.11 狀態機窗口52

2.7 界面的設置53

2.7.1 定制用戶界面53

2.7.2 設置界面參數55

第3章工程和庫57

3.1 ModelSim工程58

3.1.1 刪除原有工程58

3.1.2 開始一個新工程58

3.1.3 工程標簽60

3.1.4 工程編譯61

3.1.5 仿真環境配置64

3.1.6 工程文件組織66

3.1.7 工程及文件屬性設置68

實例3-1 工程文件管理73

3.2 ModelSim庫77

3.2.1 概述78

3.2.2 庫的創建及管理78

3.2.3 資源庫管理81

3.2.4 導入FPGA的庫81

3.2.5 本節實例83

第4章 ModelSim對不同語言的仿真89

4.1 VHDL仿真90

4.1.1 VHDL文件編譯90

4.1.2 VHDL設計優化91

4.1.3 VHDL設計仿真97

4.1.4 還原點和仿真恢復102

4.1.5 TEXTIO的使用103

實例4-1 VHDL設計的仿真全過程105

4.2 Verilog仿真110

4.2.1 Verilog文件編譯110

4.2.2 Verilog設計優化112

4.2.3 Verilog設計仿真112

4.2.4 還原點和仿真恢復118

4.2.5庫118

4.2.6 繫統任務和繫統函數119

4.2.7 編譯指令121

實例4-2 32位浮點乘法器的Verilog仿真過程122

4.3 SystemC仿真127

4.3.1 概述127

4.3.2 SystemC文件的編譯和鏈接128

4.3.3 設計仿真和調試133

4.3.4 常見錯誤135

4.4 混合語言仿真137

4.4.1 編譯過程與公共設計庫137

4.4.2 映射數據類型139

4.4.3 VHDL調用Verilog142

4.4.4 Verilog調用VHDL144

4.4.5 SystemC調用Verilog144

4.4.6 Verilog調用SystemC145

4.4.7 SystemC調用VHDL146

4.4.8 VHDL調用SystemC147

第5章利用ModelSim進行仿真分析149

5.1 仿真概述150

5.2 WLF文件和虛擬對像151

5.2.1 保存仿真狀態151

5.2.2 Dataset結構154

5.2.3 Dataset管理155

5.2.4 虛擬對像157

5.3 利用波形編輯器產生激勵160

5.3.1 創建波形160

5.3.2 編輯波形166

5.3.3 導出激勵文件並使用169

5.4 ModelSim波形分析172

5.4.1 波形窗口和列表窗口172

5.4.2 時間標記174

5.4.3 窗口的縮放175

5.4.4 在窗口中搜索177

5.4.5 窗口的格式編排178

5.4.6 波形和列表的保存181

5.4.7 信號總線183

5.4.8 光標操作183

5.4.9 其他功能184

5.4.10 波形比較185

5.5 存儲器的查看和操作191

5.5.1 存儲器的查看191

5.5.2 存儲數據的導出193

5.5.3 存儲器初始化195

5.5.4 存儲器調試195

5.6 數據流窗口的使用196

5.6.1 概述196

5.6.2 設計連通性分析197

5.6.3 信號追蹤和查找198

5.6.4 設置和保存打印200

5.6.5 本節實例201

5.7 原理圖窗口的使用205

5.8 狀態機窗口的使用209

5.9 ModelSim的剖析工具211

5.9.1 運行性能剖析和存儲器剖析211

5.9.2 查看性能剖析結果212

5.9.3 查看存儲器剖析報告216

5.9.4 保存結果216

5.10 覆蓋率檢測218

5.10.1 啟用代碼覆蓋218

5.10.2 覆蓋率的查看223

5.10.3 覆蓋率檢測的過濾226

5.10.4 覆蓋信息報告228

5.11 信號探測231

5.12 采用JobSpy控制批處理仿真233

5.12.1 JobSpy功能與流程234

5.12.2 運行JobSpy234

5.13 綜合實例236

實例5-1 三分頻時鐘的分析236

實例5-2 同步FIFO的仿真分析244

實例5-3 基2的SRT除法器的仿真分析250

第6章 ModelSim的協同仿真258

6.1 ModelSim與Debussy的協同仿真259

6.1.1 Debussy工具介紹259

6.1.2 Debussy配置方法263

實例6-1 與Debussy的協同仿真266

6.2 ModelSim與Matlab的協同仿真274

實例6-2 與Matlab的協同仿真277

實例6-3 與Simulink的協同仿真282

實例6-4 使用cosimWizard進行協同仿真291

第7章 ModelSim對不同公司器件的後仿真301

7.1 ModelSim對Intel器件的後仿真302

7.1.1 QuartusPrime簡介302

7.1.2 後仿真流程304

實例7-1 直接采用QuartusPrime調用ModelSim進行仿真305

實例7-2 先用QuartusPrime創建工程，再用ModelSim進行時序仿真318

7.2 ModelSim對Xilinx器件的後仿真325

7.2.1 Vivado簡介325

7.2.2 後仿真流程326

實例7-3 用VIVADO對全加器進行時序仿真326

實例7-4 用VIVADO直接調用ModelSim進行時序仿真336

7.3 ModelSim對Lattice器件的後仿真341

7.3.1 Diamond簡介341

7.3.2 後仿真流程342

實例7-5 用Diamond對全加器進行時序仿真342

實例7-6 用Diamond完成布局繞線，使用ModelSim進行時序仿真348

第8章 ModelSim的文件和腳本351

8.1 SDF文件352

8.1.1 SDF文件的指定和編譯352

8.1.2 VHDL的SDF354

8.1.3 Verilog的SDF354

8.1.4 SDF文件信息356

8.2 VCD文件358

8.2.1 創建一個VCD文件358

8.2.2 使用VCD作為激勵360

8.2.3 VCD任務361

8.2.4 端口驅動數據362

8.3 Tcl和DO文件364

8.3.1 Tcl命令364

8.3.2 Tcl語法364

8.3.3 ModelSim的Tcl時序命令365

8.3.4 宏命令366

8.3.5 本節實例368

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