產品名稱：Verilog H數字繫統設計及仿 Verilog 是否是套裝：否 書名：Verilog H數字繫統設計及仿真 Verilog Verilog H數字繫統設計及仿真 Verilog 代碼：65 出版社名稱：電子工業出版社 出版時間：2014年3月 作者：無 編者：於斌 開本：16開 ISBN編號：9787121222849
" Verilog H數字繫統設計及仿真 作 者:無 著作 於斌 編者  定 價:65 出 版 社:電子工業出版社 出版日期:2014年03月01日 頁 數:448 裝 幀:平裝 ISBN:9787121222849  ●第1章 Verilog HDL入門簡介 1
●1.1 從數字電路講開來 1
●1.2 設計一個七進制計數器 2
●1.3 Verilog HDL建模 4
●1.4 集成電路設計流程簡介 6
●1.5 編寫測試代碼並仿真 7
●1.6 兩種硬件描述語言 9
●第2章 Verilog HDL門級建模 10
●2.1 門級建模範例 10
●2.2 門級建模基本語法 12
●2.2.1 模塊定義 12
●2.2.2 端口聲明 13
●2.2.3 門級調用 15
●2.2.4 模塊實例化 19
●2.2.5 內部連線聲明 21
●2.3 MOS開關 22
●2.4 用戶自定義原語UDP 25
●2.4.1 UDP基本規則 25
●2.4.2 組合電路UDP 26
●2.4.3 時序電路UDP 29......  內容簡介  Verilog HDL 是一種使用廣泛的硬件描述語言，目前在靠前無論是集成電路還是嵌入式設計的相關專業都會使用到這種硬件描述語言。
市面上介紹Verilog HDL 的教材很好廣泛，各有不同的偏重。本書著重從設計角度入手，每章都力求讓讀者掌握一種設計方法，能夠利用本章知識進行完整的設計，從模塊的角度逐步完成對Verilog HDL 語法的學習，從而在整體上掌握Verilog HDL 語法。
為了達到這個目的，每章中都會給出使用本章知識完成的實例，按照門級、數據流級、行為級、任務和函數、測試模塊、可綜合設計和完整實例的順序向讀者介紹Verilog HDL 的語法和使用方式。書中出現的所有代碼均經過仿真，力求準確，配書光盤中有書中所有實例源文件和實例操作的視頻講解。  無 著作 於斌 編者  於斌，本碩就讀於哈爾濱工業大學電子信息科學與技術專業和微電子與固體電子學專業，任教於哈爾濱理工大學軟件學院集成電路設計與集成繫統專業多年，主講數字電路、Verilog HDL語言及計算機組成原理等課程，研究方向為集成電路數字前端設計及FPGA相關方向。  仿真過程中對於非阻塞賦值的處理方式是：先把賦值式右側的計算值存在一個臨時變量中，這個變量是由仿真器來維護的，設計者並不知道，即對於設計者是透明的。在仿真某個時間點結束的時候統一把這些臨時變量的值賦給左側。
這裡還需要介紹一下時間步的概念。所謂時間步，可以理解成所有待執行的語句在時間軸上的執行步驟。以例4.9中的四句代碼為例，這四句代碼沒有時間延遲，都會在仿真的零時刻開始執行，執行的過程中由於是順序塊，語句也是按從前到後的順序執行的，就可以得到圖4—10所示的仿真時間步圖形。作為對照，將例4.8中的四句代碼也畫成仿真時間步的形式，得到圖4—11所示的圖形。這兩個圖形中把仿真器視作的事件用箭頭來表示。
①仿真零時刻，按照順序塊的語法要求...... "
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