出版社：清華大學出版社 ISBN：9787302452331 商品編碼：31854983825 品牌：鳳凰新華（PHOENIX 包裝：平裝-膠訂 開本：32 出版時間：2017-01-01 代碼：89 作者：張汝京等
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內容介紹
本書共19章，涵蓋XJ集成電路工藝的發展史，集成電路制造流程、介電薄膜、金屬化、光刻、刻蝕、表面清潔與濕法刻蝕、摻雜、化學機械平坦化，器件參數與工藝相關性，DFM（Design for Manufacturing），集成電路檢測與分析、集成電路的可靠性，生產控制，良率提升，芯片測試與芯片封裝等內容。 再版時加強了半導體器件方面的內容，增加了XJ的FinFET、3D NAND存儲器、CMOS圖像傳感器以及無結場效應晶體管器件與工藝等內容。
關聯推薦
超大規模集成電路的生產工藝，從“微米級”到“納米級”發生了許多根本上的變化。甚至，從45nm縮小至28nm（以及更小的線寬）也必須使用許多新的生產觀念和技術。張汝京先生是隨著半導體產業的發展成長起來的領軍人物，見證了幾個技術世代的興起與淘汰。他本人有著深厚的學術根基，以及豐富的產業經驗，其帶領的團隊是多年來在*半導體代工廠一線工作的科研人員，掌握了業界LX的制造工藝。他們處理實際問題的經驗以及從產業出發的D特技術視角，相信會給讀者帶來啟發和幫助。
目錄
目錄 D1章半導體器件 1．1N型半導體和P型半導體 1．2PN結二J管 1．2．1PN結自建電壓 1．2．2理想PN結二J管方程 1．3雙J型晶體管 1．4金屬氧化物半導體場效應晶體管 目錄 D1章半導體器件 1．1N型半導體和P型半導體 1．2PN結二J管 1．2．1PN結自建電壓 1．2．2理想PN結二J管方程 1．3雙J型晶體管 1．4金屬氧化物半導體場效應晶體管 1．4．1線性模型 1．4．2非線性模型 1．4．3閾值電壓 1．4．4襯底偏置效應 1．4．5亞閾值電流 1．4．6亞閾值理想因子的推導 1．5CMOS器件面臨的挑戰 1．6結型場效應晶體管 1．7肖特基勢壘柵場效應晶體管 1．8高電子遷移率晶體管 1．9無結場效應晶體管 1．9．1圓柱體全包圍柵無結場效應晶體管突變耗盡層近似器件模型 1．9．2圓柱體全包圍柵無結場效應晶體管完整器件模型 1．9．3無結場效應晶體管器件制作 1．10量子阱場效應晶體管 1．11小結 參考文獻 D2章集成電路制造工藝發展趨勢 2.1引言 2.2橫向微縮所推動的工藝發展趨勢 2.2.1光刻技術 2.2.2溝槽填充技術 2.2.3互連層RC延遲的降低 2.3縱向微縮所推動的工藝發展趨勢 2.3.1等效柵氧厚度的微縮 2.3.2源漏工程 2.3.3自對準硅化物工藝 2.4彌補幾何微縮的等效擴充 2.4.1高k金屬柵 2.4.2載流子遷移率提高技術 2.5展望 參考文獻 D3章CMOS邏輯電路及存儲器制造流程 3.1邏輯技術及工藝流程 3.1.1引言 3.1.2CMOS工藝流程 3．1．3適用於高k柵介質和金屬柵的柵Z後形成或置換金屬柵 CMOS工藝流程 3．1．4CMOS與鰭式MOSFET(FinFET) 3.2存儲器技術和制造工藝 3.2.1概述 3.2.2DRAM和eDRAM 3.2.3閃存 3.2.4FeRAM 3.2.5PCRAM 3.2.6RRAM 3.2.7MRAM 3.2.83D NAND 3．2．9CMOS圖像傳感器 3．3無結場效應晶體管器件結構與工藝 參考文獻 D4章電介質薄膜沉積工藝 4.1前言 4.2氧化膜/氮化膜工藝 4.3柵J電介質薄膜 4.3.1柵J氧化介電層氮氧化硅(SiOxNy) 4.3.2高k柵J介質 4.4半導體絕緣介質的填充 4.4.1高密度等離子體化學氣相沉積工藝 4.4.2O3TEOS的亞常壓化學氣相沉積工藝 4.5超低介電常數薄膜 4.5.1前言 4.5.2RC delay對器件運算速度的影響 4.5.3k為2.7~3.0的低介電常數材料 4.5.4k為2.5的超低介電常數材料 4.5.5刻蝕停止層與銅阻擋層介電常數材料 參考文獻 D5章應力工程 5.1簡介 5.2源漏區嵌入技術 5.2.1嵌入式锗硅工藝 5.2.2嵌入式碳硅工藝 5.3應力記憶技術 5.3.1SMT技術的分類 5.3.2SMT的工藝流程 5.3.3SMT氮化硅工藝介紹及其發展 5.4雙J應力刻蝕阻擋層 5.5應力效應提升技術 參考文獻 D6章金屬薄膜沉積工藝及金屬化 6.1金屬柵 6.1.1金屬柵J的使用 6.1.2金屬柵材料性能的要求 6.2自對準硅化物 6.2.1預清潔處理 6.2.2鎳鉑合金沉積 6.2.3蓋帽層TiN沉積 6.3接觸窗薄膜工藝 6.3.1前言 6.3.2主要的問題 6.3.3前處理工藝 6.3.4PVD Ti 6.3.5TiN制程 6.3.6W plug制程 6.4金屬互連 6.4.1前言 6.4.2預清潔工藝 6.4.3阻擋層 6.4.4種子層 6.4.5銅化學電鍍 6.4.6洗邊和退火 6.5小結 參考文獻 D7章光刻技術 7.1光刻技術簡介 7.1.1光刻技術發展歷史 7.1.2光刻的基本方法 7.1.3其他圖像傳遞方法 7.2光刻的繫統參數 7.2.1波長、數值孔徑、像空間介質折射率 7.2.2光刻分辨率的表示 7.3光刻工藝流程 7.4光刻工藝窗口以及圖形完整性評價方法 7.4.1曝光能量寬裕度, 歸一化圖像對數斜率(NILS) 7.4.2對焦深度(找平方法) 7.4.3掩膜版誤差因子 7.4.4線寬均勻性 7.4.5光刻膠形貌 7.4.6對準、套刻精度 7.4.7缺陷的檢測、分類、原理以及排除方法 7.5相干和部分相干成像 7.5.1光刻成像模型，調制傳遞函數 7.5.2點擴散函數 7.5.3偏振效應 7.5.4掩膜版三維尺寸效應 7.6光刻設備和材料 7.6.1光刻機原理介紹 7.6.2光學像差及其對光刻工藝窗口的影響 7.6.3光刻膠配制原理 7.6.4掩膜版制作介紹 7.7與分辨率相關工藝窗口增強方法 7.7.1離軸照明 7.7.2相移掩膜版 7.7.3亞衍射散射條 7.7.4光學鄰近效應修正 7.7.5二重圖形技術 7.7.6浸沒式光刻 7.7.7J紫外光刻 參考文獻 D8章干法刻蝕 8.1引言 8.1.1等離子刻蝕 8.1.2干法刻蝕機的發展 8.1.3干法刻蝕的度量 8.2干法刻蝕建模 8.2.1基本原理模擬 8.2.2經驗模型 8.3XJ的干法刻蝕反應器 8.3.1泛林半導體 8.3.2東京電子 8.3.3應用材料 8.4干法刻蝕應用 8.4.1淺槽隔離(STI)刻蝕 8.4.2多晶硅柵刻蝕 8.4.3柵側牆刻蝕 8.4.4鎢接觸孔刻蝕 8.4.5銅通孔刻蝕 8.4.6電介質溝槽刻蝕 8.4.7鋁墊刻蝕 8.4.8灰化 8.4.9新近出現的刻蝕 8.5XJ的刻蝕工藝控制 參考文獻 D9章集成電路制造中的污染和清洗技術 9.1IC 制造過程中的污染源 9.2IC污染對器件的影響 9.3晶片的濕法處理概述 9.3.1晶片濕法處理的要求 9.3.2晶片濕法處理的機理 9.3.3晶片濕法處理的範圍 9.4晶片表面顆粒去除方法 9.4.1顆粒化學去除 9.4.2顆粒物理去除 9.5制程沉積膜前/後清洗 9.6制程光阻清洗 9.7晶片濕法刻蝕技術 9.7.1晶片濕法刻蝕過程原理 9.7.2硅濕法刻蝕 9.7.3氧化硅濕法刻蝕 9.7.4氮化硅濕法刻蝕 9.7.5金屬濕法刻蝕 9.8晶背/邊緣清洗和膜層去除 9.965nm和45nm以下濕法處理難點以及HKMG濕法應用 9.9.1柵J表面預處理 9.9.2疊層柵J: 選擇性刻蝕和清洗 9.9.3臨時polySi 去除 9.10濕法清洗機臺及其衝洗和干燥技術 9.10.1單片旋轉噴淋清洗機 9.10.2批旋轉噴淋清洗機 9.10.3批浸泡式清洗機 9.11污染清洗中的測量與表征 9.11.1顆粒量測 9.11.2金屬離子檢測 9.11.3四探針厚度測量 9.11.4橢圓偏光厚度測量 9.11.5其他度量 參考文獻 D10章超淺結技術 10.1簡介 10.2離子注入 10.3快速熱處理工藝 參考文獻 D11章化學機械平坦化 11.1引言 11.2淺槽隔離拋光 11.2.1STI CMP的要求和演化 11.2.2氧化鈰研磨液的特點 11.2.3固定研磨粒拋光工藝 11.3銅拋光 11.3.1Cu CMP的過程和機理 11.3.2XJ工藝對Cu CMP的挑戰 11.3.3Cu CMP產生的缺陷 11.4高k金屬柵拋光的挑戰 11.4.1CMP在高k金屬柵形成中的應用 11.4.2ILD0 CMP的方法及使用的研磨液 11.4.3Al CMP的方法及使用的研磨液 11.5GST拋光(GST CMP) 11.5.1GST CMP的應用 11.5.2GST CMP的挑戰 11.6小結 參考文獻 D12章器件參數和工藝相關性 12.1MOS電性參數 12.2柵J氧化層制程對MOS電性參數的影響 12.3柵J制程對MOS電性參數的影響 12.4超淺結對MOS電性參數的影響 12.5金屬硅化物對MOS電性參數的影響 12.6多重連導線 D13章可制造性設計 13.1介紹 13.2DFM技術和工作流程 13.2.1光刻 DFM 13.2.2Metal1圖形的例子 13.3CMP DFM 13.4DFM展望 參考文獻 D14章半導體器件失效分析 14.1失效分析概論 14.1.1失效分析基本原則 14.1.2失效分析流程 14.2失效分析技術 14.2.1封裝器件的分析技術 14.2.2開封技術 14.2.3失效定位技術 14.2.4樣品制備技術 14.2.5微分析技術 14.2.6表面分析技術 14.3案例分析 參考文獻 D15章集成電路可靠性介紹 15.1熱載流子效應 (HCI) 15.1.1HCI的機理 15.1.2HCI 壽命模型 15.2負偏壓溫度不穩定性(NBTI) 15.2.1NBTI機理 15.2.2NBTI模型 15.3經時介電層擊穿(TDDB) 15.4電壓斜坡(Vramp)和電流斜坡(Jramp)測量技術 15.5氧化層擊穿壽命預測 15.6電遷移 15.7應力遷移 15.8集成電路可靠性面臨的挑戰 15.9結論 D16章集成電路測量 16.1測量繫統分析 16.1.1準確性和JQ性 16.1.2測量繫統的分辨力 16.1.3穩定分析 16.1.4位置分析 16.1.5變異分析 16.1.6量值的溯源、校準和檢定 16.2原子力顯微鏡 16.2.1儀器結構 16.2.2工作模式 16.3掃描電子顯微鏡 16.4橢圓偏振光譜儀 16.5統計過程控制 16.5.1統計控制圖 16.5.2過程能力指數 16.5.3統計過程控制在集成電路生產中的應用 參考文獻 D17章良率改善 17.1良率改善介紹 17.1.1關於良率的基礎知識 17.1.2失效機制 17.1.3良率學習體繫 17.2用於良率提高的分析方法 17.2.1基本圖表在良率分析中的應用 17.2.2常用的分析方法 17.2.3繫統化的良率分析方法 D18章測試工程 18.1測試硬件和程序 18.1.1測試硬件 18.1.2測試程序 18.1.3缺陷、失效和故障 18.2儲存器測試 18.2.1儲存器測試流程 18.2.2測試圖形 18.2.3故障模型 18.2.4冗餘設計與激光修復 18.2.5儲存器可測性設計 18.2.6老化與測試 18.3IDDQ測試 18.3.1IDDQ測試和失效分析 18.3.2IDDQ測試與可靠性 18.4數字邏輯測試 18.5可測性設計 18.5.1掃描測試 18.5.2內建自測試 參考文獻 D19章芯片封裝 19.1傳統的芯片封裝制造工藝 19.1.1減薄（Back Grind） 19.1.2貼膜（Wafer Mount） 19.1.3劃片（Wafer Saw） 19.1.4貼片(Die Attach) 19.1.5銀膠烘焙(Epoxy Curing) 19.1.6打線鍵合(Wire Bond) 19.1.7塑封成型(壓模成型，Mold) 19.1.8塑封後烘焙（Post Mold Curing） 19.1.9除渣及電鍍（Deflash and Plating） 19.1.10電鍍後烘焙（Post Plating Baking） 19.1.11切筋整腳成型（Trim/From） 19.2大電流的功率器件需用鋁線鍵合工藝取代金線鍵合工藝 19.3QFN的封裝與傳統封裝的不同點 19.4銅線鍵合工藝取代金線工藝 19.5立體封裝(3D Package)形式簡介 19.5.1覆晶式封裝（FlipChip BGA） 19.5.2堆疊式封裝（Stack Multichip package） 19.5.3芯片覆晶式級封裝（WLCSP） 19.5.4芯片級堆疊式封裝（TSV package） 參考文獻 顯示全部信息
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D3章CMOS邏輯電路及存儲器制造流程 CMOS邏輯電路的制造技術是超大規模集成電路(VLSI)半導體工業的基礎。在3.1節將會描述現代CMOS邏輯制造流程，用以制造NMOS和PMOS晶體管。現今，典型的CMOS制造工藝會添加一些額外的流程模塊來實現多器件閾值電壓(Vt)，例如不同柵氧厚度的IO晶體管、高壓晶體管、用於DRAM的電容、用於閃存(flash memory)的浮柵和用於混合信號應用的電感等。在3.2節，將會簡要地介紹不同的存儲器技術(DRAM、eDRAM、FeRAM、PCRAM、RRAM、MRAM)和它們的制造流程。制造流程、晶體管性能、成品率和Z終電路/產品性能之間有很強的關聯性，因此，CMOS和存儲器制造流程的知識不僅對加工工程師和器件工程師十分必要，對電路設計和產品工程師也同樣重要。3.1邏輯技術及工藝流程3.1.1引言 本節將介紹CMOS超大規模集成電路制造工藝流程的基礎知識，重點將放在工藝流程的概要和不同工藝步驟對器件及電路性能的影響上。圖3.1顯示了一個典型的現代CMOS邏輯芯片(以65nm節點為例)的結構，包括CMOS晶體管和多層互聯［1］。典型的襯底是P型硅或絕緣體上硅(SOI)，直徑為200mm(8″)或300mm(12″)。局部放大圖顯示出了CMOS晶體管的多晶硅和硅化物柵層疊等細節，由多層銅互連，Z上面兩層金屬較厚，通常被用於制造無源器件(電感或電容)，1；CY=CY層的鋁層用於制造封裝用的鍵合焊盤。 圖3.1現代CMOS邏輯芯片結構示意圖 現代CMOS晶體管的主要特征如圖3.2所示。在90nm CMOS節點上［2］，CMOS 晶體管的特征包括鈷多晶硅化物或鎳多晶硅化物多晶柵層疊、氮化硅柵介質、多層(OD)隔離、淺源/漏(SD)擴展結和鎳硅化物SD深結。內部核心邏輯電路的晶體管典型操作電壓(1~1.3V)，其溝道長度更短(50~70nm)，柵介質更薄(25~30)，SD擴展結更淺(200~300)。IO電路的晶體管(即是連接芯片外圍電路的接口)的典型操作電壓是1.8V、2.5V或3.3V，相應的其溝道更長(100~200nm)，柵介質更厚(40~70)，SD擴展結更深(300~500)。核心邏輯電路較小的操作電壓是為了Z大限度減小操作功耗。在65nm及45nm CMOS節點，另一個特點是采用了溝道工程［3，4］，通過沿晶體管溝道方向施加應力來增強遷移率(例如張應力對NMOS中電子的作用和壓應力對PMOS中空穴的作用)。未來CMOS在32nm及以下的節點還會有新的特點，例如新的高k介質和金屬柵層疊［5，6］，SiGe SD (對於PMOS)，雙應變底板，非平面溝道(FinFET)等。 圖3.2CMOS晶體管(包括NMOS和PMOS)D3章CMOS邏輯電路及存儲器制造流程
CMOS邏輯電路的制造技術是超大規模集成電路(VLSI)半導體工業的基礎。在3.1節將會描述現代CMOS邏輯制造流程，用以制造NMOS和PMOS晶體管。現今，典型的CMOS制造工藝會添加一些額外的流程模塊來實現多器件閾值電壓(Vt)，例如不同柵氧厚度的IO晶體管、高壓晶體管、用於DRAM的電容、用於閃存(flash memory)的浮柵和用於混合信號應用的電感等。在3.2節，將會簡要地介紹不同的存儲器技術(DRAM、eDRAM、FeRAM、PCRAM、RRAM、MRAM)和它們的制造流程。制造流程、晶體管性能、成品率和Z終電路/產品性能之間有很強的關聯性，因此，CMOS和存儲器制造流程的知識不僅對加工工程師和器件工程師十分必要，對電路設計和產品工程師也同樣重要。3.1邏輯技術及工藝流程3.1.1引言
本節將介紹CMOS超大規模集成電路制造工藝流程的基礎知識，重點將放在工藝流程的概要和不同工藝步驟對器件及電路性能的影響上。圖3.1顯示了一個典型的現代CMOS邏輯芯片(以65nm節點為例)的結構，包括CMOS晶體管和多層互聯［1］。典型的襯底是P型硅或絕緣體上硅(SOI)，直徑為200mm(8″)或300mm(12″)。局部放大圖顯示出了CMOS晶體管的多晶硅和硅化物柵層疊等細節，由多層銅互連，Z上面兩層金屬較厚，通常被用於制造無源器件(電感或電容)，1；CY=CY層的鋁層用於制造封裝用的鍵合焊盤。
圖3.1現代CMOS邏輯芯片結構示意圖
現代CMOS晶體管的主要特征如圖3.2所示。在90nm CMOS節點上［2］，CMOS 晶體管的特征包括鈷多晶硅化物或鎳多晶硅化物多晶柵層疊、氮化硅柵介質、多層(OD)隔離、淺源/漏(SD)擴展結和鎳硅化物SD深結。內部核心邏輯電路的晶體管典型操作電壓(1~1.3V)，其溝道長度更短(50~70nm)，柵介質更薄(25~30)，SD擴展結更淺(200~300)。IO電路的晶體管(即是連接芯片外圍電路的接口)的典型操作電壓是1.8V、2.5V或3.3V，相應的其溝道更長(100~200nm)，柵介質更厚(40~70)，SD擴展結更深(300~500)。核心邏輯電路較小的操作電壓是為了Z大限度減小操作功耗。在65nm及45nm CMOS節點，另一個特點是采用了溝道工程［3，4］，通過沿晶體管溝道方向施加應力來增強遷移率(例如張應力對NMOS中電子的作用和壓應力對PMOS中空穴的作用)。未來CMOS在32nm及以下的節點還會有新的特點，例如新的高k介質和金屬柵層疊［5，6］，SiGe SD (對於PMOS)，雙應變底板，非平面溝道(FinFET)等。
圖3.2CMOS晶體管(包括NMOS和PMOS)
現代CMOS邏輯工藝流程的順序如圖3.3所示，工藝參數對應於90nm節點。CMOS邏輯超大規模集成電路的制造通常是在P型硅或絕緣體上硅(SOI)上，直徑為200mm(8″)或300mm(12″)。工藝1先形成淺槽隔離(STI)，然後形成n阱區域(對於PMOS晶體管)和p阱區域(對於NMOS晶體管)並分別對阱區域進行選擇性注入摻雜。然後為NMOS和PMOS晶體管生長柵氧，接下來形成多晶柵層疊。多晶柵層疊圖形化以後形成再氧化，補償和主隔離結構，接著完成NMOS和PMOS的LDD和源/漏注入摻雜。在這之後，沉積一層介質層，通過圖形化，刻蝕和鎢塞(Wplug)填充形成接觸孔。至此，NMOS和PMOS晶體管已經形成了，這些工藝步驟通常被稱為前端制程(FEOL)。然後通過單鑲嵌技術形成D一層銅(M1)，其他的互連通過雙鑲嵌技術實現。後端制程(BEOL)通過重復雙鑲嵌技術實現多層互連。
圖3.3CMOS晶體管和金屬互連的制造流程
圖3.3中，步驟(a)~步驟(h)用於實現CMOS晶體管，稱為前端制程(FEOL)； 步驟(i)~步驟(j)用於重復制造多層互聯，稱為後端制程(BEOL)。Z1；CY=CY層的兩層金屬和鋁層被用於制造無源器件和鍵合焊盤，沒有在這裡進行介紹。3.1.2CMOS工藝流程1. 隔離的形成
淺槽隔離(STI)的形成如圖3.4所示，工藝參數對應於90nm節點。工藝1先對硅襯底進行熱氧化(被稱作初始氧化，initialox)，厚度100，然後通過LPCVD的方式沉積一層氮化硅(1300)。接下來進行光刻，1先旋塗一層光刻膠(PR)，然後進行紫外線(UV)曝光，光刻膠通過光刻版(被稱作AA)顯影，有源區不會受到紫外線的照射(或者說隔離區域將會曝露在紫外光下)。在這之後，氮化硅和初始氧化層通過離子干法刻蝕的方法除去，去掉光刻膠後進行Si的刻蝕，露出的氮化硅充D刻蝕的硬掩模，通過離子刻蝕在Si襯底上刻蝕出淺槽(5000)。D然，掩模材料(例如PR一類的軟掩模和氮化硅之類的硬掩模)必須足夠厚，能夠經受得住後續對氮化硅、二氧化硅和硅的離子刻蝕。更多有關單步工藝(例如光刻、離子刻蝕、LPCVD、HDPCVD等)和模塊(形成特定結構的一組工藝步驟，如隔離、柵、間隔、接觸孔、金屬互連)的細節會在本書的後面作具體介紹。
圖3.4淺槽隔離(STI)形成的圖解
在硅槽形成以後，進行氧化已在槽內形成一層“襯裡”，接下來通過CVD的方法在槽內填充氧化物(厚度稍微超過槽的深度)並且進行快速熱退火(RTA)使CVD沉積的氧化物更加堅硬。在這之後通過化學機械研磨(CMP)的方式使得表面平坦化，隨後去除殘餘的氮化硅和二氧化硅。接下來，在表面生長一層新的熱氧化層(被稱作犧牲氧化層或SACox)。相對於以前的LPCVD沉積氧化物工藝，高離子密度(HDP)CVD有更好的間隙填充能力，因此被廣泛地用於現代CMOS制造工藝(例如0.13μm節點及更新的技術)。2. n阱和p阱的形成n阱和p阱的形成如圖3.5所示，包括掩模形成和穿過薄犧牲氧化層(SACox)的離子注入。n阱和p阱的形成順序對Z終晶體管的性能影響很小。後面會在n阱中形成PMOS，在p阱中形成NMOS，因此，n阱和p阱的離子注入通常是多路徑的(不同的能量/劑量和種類)，這些注入不僅用於阱的形成，同時也用於PMOS和NMOS閾值電壓Vt的調整和防止穿通。n阱離子注入後使用RTA激活雜質離子推進雜質深度。
圖3.5n阱和p阱的形成的圖解
3. 柵氧和多晶硅柵的形成雙層柵氧和硬掩模柵層疊示意圖如圖3.6所示。用濕法去掉Sacox以後，通過熱氧化生長D一層柵氧(為了高質量和低內部缺陷)，
圖3.6柵氧和柵層疊形成的圖解
然後形成打開核心區域的掩模(通過使用掩模core)，接著浸入到HF溶液中，隨後在核心區域通過熱氧化的方式生長晶體管的D二層柵氧。注意到I/O區域經歷了兩次氧化，因此正如所期待的，I/O晶體管的柵氧要更厚一些。D核心區域和I/O區域都已經生長了晶體管以後，沉積多晶硅層和硬掩模層(薄的SiON和PECVD二氧化硅)。在沉積了柵層疊之後，將硬掩模進行圖形化(使用掩模poly，並用對多晶硅表面有高選擇性的離子刻蝕二氧化硅和SiON)，然後去除光刻膠，使用SiON和二氧化硅做硬掩模刻蝕多晶硅。去除SiON 以後，使用氧化爐或快速熱氧化(RTO)形成多晶硅柵層疊側壁的再氧化(30)，來對氧化物中的損傷和缺陷進行退火(對柵層疊的離子刻蝕可能導致損傷或缺陷)。因為柵的形狀決定了晶體管溝道的長度，也即決定了CMOS節點中的Z小臨界尺寸(CD)，因此它需要硬掩模方案而不是光刻膠圖形化方案來對柵層疊進行圖形化，以期獲得更好的分辨率和一致性。兩次柵氧化的結果使得I/O晶體管的柵氧較厚(沒有在這裡顯示出來)而核心晶體管的柵氧較薄。相對於簡單的光刻膠圖形化方案，硬掩模方案可以獲得更好的分辨率和一致性。4. 補償隔離的形成補償隔離的形成如圖3.7所示。沉積一薄層氮化硅或氮氧硅(典型的厚度為50至150)，然後進行回刻蝕，在柵的側壁上形成一薄層隔離。補償隔離用來隔開由於LDD離子注入(為了減弱段溝道效應)引起的橫向擴散； 對於90nm CMOS節點，這是一個可以選擇的步驟，但對於65nm和45nm節點，這一步是必要的。在補償隔離刻蝕後，剩下的氧化層厚度為20，在硅表面保留一層氧化層對於後續每步工藝中的保護而言是十分重要的。
圖3.7補償隔離的形成
(補償隔離可以補償為了減少段溝道效應而采取的LDD離子注入所引起的橫向擴散)
5. nLDD和pLDD的形成有選擇的對n溝道MOS和p溝道MOS的輕摻雜漏J(LDD)離子注入如圖3.8所示。完成離子注入後，采用尖峰退火技術去除缺陷並激活LDD注入的雜質。nLDD和pLDD離子注入的順序和尖峰退火或RTA的溫度對結果的優化有重要影響，這可以歸因於橫向的暫態擴散［7］。
圖3.8nLDD和pLDD形成的圖解
6. 隔離的形成接下來是主隔離的形成，如圖3.9所示。沉積四乙基原硅酸鹽氧化物(Teosoxide，使用Teos前驅的CVD氧化物)和氮化硅的復合層，並對四乙基原硅酸鹽氧化物和氮化硅進行離子回刻蝕以形成復合主隔離［8］。隔離的形狀和材料可以減小晶體管中熱載流子的退化［9］。
圖3.9隔離形成的圖解
n ，p 的源和漏(S/D)的形成如圖3.10所示。RTA和尖峰退火被用來去除缺陷並激活在S/D注入的雜質。注入的能量和劑量決定了S/D的節深並會影響晶體管的性能［10］，較淺的源漏節深(相對於MOSFET的柵耗盡層寬度)將會顯著地減小短溝道效應(SCE)。
7. 自對準多晶硅化物，接觸孔和鎢塞的形成自對準多晶硅化物，接觸孔和鎢塞的形成如圖3.11所示。在濕法清潔去除有源區(AA)和多晶硅柵表面的氧化物以後，濺射一薄層(200)鈷(Co)，緊接著進行D一次RTA (550℃)，和硅接觸的鈷將會發生反應。然後，氧化硅上剩餘的沒有反應的鈷將用SC1溶劑
圖3.10源漏形成的圖解尖峰退火被用來去除缺陷並激活在S/D注入的雜質
圖3.11自對準多晶硅化物，接觸孔和鎢塞形成的圖解
去掉，並進行D二次RTA (740℃)。因此，有源區和多晶硅柵區域會以自對準的方式形成鈷的硅化物，這被稱為自對準多晶硅化物工藝［11］。
然後，通過沉積氮氧硅(150)和磷硅玻璃(PSG，5.5k)形成多金屬介質(PMD)，並使用CMP進行平坦化。沉積一層CVD氧化物(Teosoxide)用來密封PSG。然後形成打開接觸孔的掩模(掩模CT)，隨後刻蝕接觸孔上的PSG和SiN。接下來濺射Ti (150)和TiN (50)，用CVD法沉積鎢(W，3k)並用RTA(700℃)進行退火。Ti層對於減小接觸電阻十分重要，側壁上覆蓋的TiN用以保證W填充工藝的完整性［12］，使得填充到接觸孔中的W沒有空隙。對鎢表面進行拋光(使用CMP)直到露出Teosoxid表面，此時接觸孔內的鎢塞J形成了。8. 金屬1的形成(單鑲嵌)這之後沉積金屬間介質層(IMD)，例如SiCN（300）含碳低k PECVD氧化硅（2k）和Teosoxide（250)，並進行圖形化(使用掩模metal1)和氧化物刻蝕。IMD1層主要是為了良好的密封和覆蓋更加多孔的低k介質。然後沉積Ta/TaN和銅種子層，隨後填充銅(通過ECP法)並用CMP進行平坦化。金屬1互連J形成了。這是單鑲嵌技術［13］，見圖3.12。
圖3.12通過單鑲嵌技術實現金屬1的圖解
9. 通孔1和金屬2的形成(雙鑲嵌)通孔1和金屬2互連的形成是通過先通孔雙鑲嵌工藝［13］實現的，如圖3.13所示。1先沉積IMD2層(例如SiCN 500，含碳低k PECVD氧化硅黑金剛石6k)，然後形成通孔1的圖形並進行刻蝕。多層的IMD1主要是為了良好的密封和覆蓋更加多孔的低k介質。然後在通孔中填充BARC (為了平坦化)並沉積一層LTO。隨後形成金屬2的圖形並可使氧化物。去除BARC並清洗後，沉積Ta/TaN和Cu種子層，隨後進行Cu填充(使用ECP法)並進行CMP平坦化，這樣金屬2互連J形成了。這J是雙鑲嵌工藝［13］。通過重復上述的步驟，可以實現多層互連。
圖3.13通過雙鑲嵌工藝實現通孔1和金屬2的圖解
3．1．3適用於高k柵介質和金屬柵的柵Z後形成或置換
金屬柵CMOS工藝流程
CMOS邏輯產品工藝流程是制造32nm或更早工藝節點的ZD工藝流程,如圖3.14中左邊所示。隨著CMOS工藝特征尺寸繼續按比例縮小到28nm及更小時，需要采用能夠減少柵J漏電流和柵J電阻的高k柵介質層和金屬柵電J以提高器件速度。這些新功能通過采用柵Z後形成或置換金屬柵(Replacement MetalGate，RMG)工藝成功地整合到CMOS制造工藝流程D中［14，15］,它類似於柵先形成的常規CMOS工藝流程，隻是在S/D結形成後，多晶硅柵J材料被移除並且被沉積的高k介質層和金屬層所取代。以這種方式，可以降低高k材料的總熱預算，提高高k柵介質層的可靠性。 RMG形成之後，繼續常規的流程，如接觸電J，金屬硅化物(接觸區域內形成的)和鎢插栓工藝流程。繼續完成後段工藝流程，形成D1層銅(M1)(單鑲嵌)和互連(雙鑲嵌)結構。
3．1．4CMOS與鰭式MOSFET(FinFET)伴隨著CMOS器件工藝特征尺寸持續地按比例縮小到14nm及以下技術節點以後，通過采用三維器件結構，從垂直方向進一步增大溝道寬度，進而增加溝道電流。這種具有垂直方向溝道的新穎三維晶體管被稱為鰭式場效應晶體管或FinFET［16，17］。目前成熟的14nm節點制造工藝，在單一方向，晶圓上組成溝道的鰭片薄而長，寬為7~15nm，高為15~30nm，重復間距為40~60nm。圖3.15給出鰭式場效應晶體管集成制造工藝流程，采用了間隔牆雙重圖案化技術來形成鰭片並采用RMG流程來形成高k介質與金屬柵J。
圖3.14高k柵介質和金屬柵電J特性，通過采用後形成柵(Gatelast)或置換金屬柵J(RMG)工藝，已成功地整合到CMOS工藝流程D中,其中多晶硅擔任“虛擬”柵的作用，在S/D結形成之後被除去，被沉積的高k電介質層和金屬層所取代
圖3.15隨著CMOS持續縮小到14nm以下技術節點以後，可以通過在垂直方向形成溝道來增強溝道電流，形成所謂的FinFET(其工藝流程如圖所示，其中在目前14nm工藝節點，采用了間隔牆雙重圖案化技術來形成鰭片。鰭片寬為7~15nm，高為15~30nm，重復間距為40~60nm)
3.2存儲器技術和制造工藝 3.2.1概述
在廣泛應用於計算機、消費電子和通信領域的關鍵技術中，半導體存儲器技術占有一席之地。存儲器的類別包括動態隨機讀取存儲器(DRAM)、靜態隨機讀取存儲器(SRAM)、非易失性存儲器(NVM)或者閃存(Flash)。D傳統的CMOS技術在65nm及以後的節點面臨速度與功耗的折中時，應變工程和新型疊柵材料(高k和金屬柵)可以將CMOS技術擴展到32nm以及以後的節點。然而在接近32nm節點時，高層次的集成度導致在功耗密度增加時速度卻沒有提升。有一種方法可以在繫統層面降低功耗和提升速度，那J是將存儲器和邏輯芯片集成在一起構成片上繫統(SoC)。有趣的是，DRAM和閃存電容、選擇晶體管和的尺寸縮小卻導致了日益復雜化的工藝流程與CMOS基準的偏差。因此，如果基於D前的CMOS與存儲器集成技術，要實現存儲與邏輯集成在SoC上的應用將是一個巨大的難題。幸運的是，Z近在集成領域有一些FC重大的進展，比如鐵電材料(如PZT (PbZrxTixO3)，SBT(SrBi2Ta2O9)，BTO(Bi4Ti3O12)體繫)，結構相變(如GST硫化物合金)，電阻開關(如perovskite氧化物(SrTiO3，SrZrO3 (SZO)，PCMO，PZTO等)，過渡金屬氧化物(如NiO，CuO，WO，TiON，ZrO，FeO等),以及加速鐵電存儲器(FRAM)發展出的旋轉隧道結(如MgO基的磁性隧道結)、相變存儲器 (PCRAM)、電阻存儲器 (RRAM)和磁性存儲器 (MRAM)等。另外，這些各式各樣的存儲器在CMOS後端線的集成與前端線流程WQ兼容。因此，不僅這些存儲器在將來有希望替代NVM和eDRAM，而且邏輯和存儲一起都可以很容易被集成到MOS基準上。本節會依次回顧存儲器技術的ZX發展水平和工藝流程，接下來將分析CMOS邏輯和存儲器的集成使得32nm及以後技術節點時實現高性能低功耗的SOC成為可能。3.2.2DRAM和eDRAMDRAM是精密計算繫統中的一個關鍵存儲器，並且在尺寸縮小和GJ芯片設計的推動下向高速度、高密度和低功耗的方向發展。盡管DRAM的數據傳輸速度已達到J限並且遠遠低於D前ZX科技水平的微處理器，但它仍然是目前繫統存儲器中的主流力量。基於深槽或堆棧有兩種Z主要的DRAM技術［14，15］。圖3.16說明了在CMOS基準上添加深槽電容與堆棧電容流程來形成DRAM的工藝流程。在CMOS晶體管之後形成，主要應用於D立的高密度DRAM。可以在CMOS晶體管構建之前形成，更適合嵌入式DRAM與邏輯的集成。然而，深槽工藝造價很高，同時在深槽周圍可能會形成缺陷。圖3.17展示了一個DR的深槽和傳輸晶體管的橫截面［16］。
圖3.16帶有深槽電容和堆棧的DRAM的工藝流程
圖3.17帶有深槽電容和鎳硅化傳輸晶體管的嵌入式DRAM的截面圖
是相D有前景的一種結構，它通過將信號電荷存儲在浮體上，產生或高或低開關電壓和源漏電流(代表數字1或0)。這種結構已經在90nm技術節點下成功地應用於SOI尺寸(4F2)的體硅，可無損讀取操作，具有良好的抗干擾能力和保存時間。寫操作可以基於接觸電離電流或者GIDL(寫1時)以及前向偏置結(寫0時)。因為結處漏電的緣故，SOI上FBCDRAM的潛在記憶時間要比在體硅上的久一些。整個制造流程和標準的CMOSWQ兼容，更加適合eDRAM應用。基於SOI的浮體結構的DRAM如圖3.18所示。
圖3.18基於SOI的浮體結構的DRAM示意圖
通過存儲在浮體上的電荷調制溝道電流來表示1或0
3.2.3閃存閃存［20~22］自1990年以來J作為主流NVM被迅速推動發展，這也歸結於數據非易失性存儲、高速編程/擦寫、高度集成等方面快速增長的需求。閃存是基於傳統的多層浮柵結構(比如MOSFET的多層柵介質)，通過存儲在浮柵上的電荷來調制晶體管的閾值電壓(代表數據1和0)。寫和擦除的操作J簡單對應為浮柵上電荷的增加和去除。目前的閃存大體有DR與NAND兩種結構，它們的集成度已達到Gb量級，但局限也FC明顯，比如高操作電壓(10V)，慢擦寫速度(1ms)和較差的耐久性(105)［21］。目前的NAND市場已經CY了DRAM在2006年時的市場容量。圖3.19說明了一種典型雙(被稱作ET)的工藝流程。這種(ETox)的尺寸很難降到45nm節點，特別是由於浮柵的緣故導致之間的干擾隨尺寸減小而增大。圖3.20展示了ZX的進展［22］，包括SO、電荷陷阱式TA、帶隙工程SO等，其中帶隙工程SO中，氮化層是用作電荷陷阱的(代替ET中的浮柵)。
圖3.19一種典型的浮柵ETox閃存的工藝流程
圖3.20傳統的示意圖
3.2.4FeRAMFeRAM［23~27］基於電容中的鐵電J化,(相對於傳統的浮柵閃存)有低功耗、低操作電壓(1V)、高寫壽命(1012)和編程快(<100ns)等優點。鐵電MiM電容(見圖3.21)可與後端制程(BEOL)集成，電容被WQ封閉起來(避免由磁場強度引起的退化)。鐵電電容的工藝流程如圖3.22所示。FeRAM 中研究Z多的材料是PZT (PbZrxTixO3)，SBT (SrBi2Ta2O9)，BTO (Bi4Ti3O12)，它們擁有抗疲勞、工藝溫度低、記憶性好、剩餘J化高等令人滿意的特性［28］。一晶體管一電容(1T1C)(作為非揮發結構是Z常用的； 而1T2C和2T則對工藝偏差有更強的適應性，並有更好的性能［29］。需要注意的是擁有鐵電柵介質的F由於較差的記憶性(幾小時或幾天)而使其應用受到限制［25］，並且與前端制程(FEOL)不兼容。
圖3.21典型的FeR
圖3.22一種典型的包含一個選擇晶體管和MiM電容FeR的工藝流程
3.2.5PCRAM相變存儲器順利地朝向低操作電壓、高編程速度、低功耗、廉價和高壽命(108~1014)的方向發展，這種技術有望在未來取代DR/NAND 甚至是DRAM。相變存儲器Z常見的材料是在“蘑菇(見圖3.23)中的帶有摻雜(一些N和O)的GST硫化物合金(一種介於GeTe和Sb2Te3之間化合物)。結構中用於轉換無定形(高阻)和晶化(低阻)狀態的底部加熱器尺寸和材料的臨界體積可以獲得更小的RESET電流。結晶化和結構弛豫的原理Z終限制了尺寸和可靠性［34］，超薄的相變材料厚度為3~10nm。工藝流程如圖3.24所示。PCR可以在鎢塞上制成，其代價是僅僅在BEOL中增加一塊掩模版，其他所有流程與標準CMOS流程一致。
圖3.23PCRAM蘑
圖3.24PCR的工藝流程
3.2.6RRAM雙穩定態電阻開關效應被發現存在於鈣鈦礦氧化物［36，37］(如SrTiO3，SrZrO3(SZO)，PCMO，PZTO)、過渡金屬氧化物［38~40］(如NiO，CuO，WO，TiON，ZrO，FeO)、固體電解質［41,42］甚至聚合物中。開關機制(而不是結構相變)主要基於導電纖維的生長和破裂［43,44］，這與金屬離子、O離子/空穴、去氧化、電子俘獲/反俘獲(mott過渡)、高場介電擊穿和熱效應有關。RR主要包括一個選擇晶體管和一個MIM(金屬絕緣體金屬)電阻作為電阻開關材料(見圖3.25)。RRAM看上去比較有前景緣於其可擴展性、低電壓操作以及和BEOL的兼容性(特別是以基於CuO和W)。目前，RRAM的耐久性在103~105 之間。RRAM的工藝流程如圖3.26所示。
圖3.25RR
圖3.26後端制程中制造在Via1上的CuO基RRAM的工藝流程
3.2.7MRAM磁性隧道結(MJT)［45］，通常是2層鐵磁層夾著一層薄絕緣壁壘層，顯示出雙穩定態的隧穿磁電阻(TMR)，作為MRAM中的。TMR是由於“自由”的鐵磁層相對於“固定”層自旋平行或反平行而產生的。CoFeB/MgO/CoFeB結構的MTJ可以產生高達約500%的TMR比率(也J是說約5倍於傳統基於AlO的MJT)［45］。典型的MR［46，47］有1T1MJT(即一個MJT垂直在一個MOS晶體管上)，並且可以被2種陣列機制操縱開關，即場開關(由相鄰的X/Y寫入線產生的磁場控制)和旋轉扭矩開關(由通過MJT直接電流控制)。Freescale做了一款4Mb MRAM投入量產(基於0.18μm CMOS)，基於旋轉場開關(“切換”機制)，如圖3.27所示。旋轉扭矩MRAM［48，49］(見圖3.28)使用了自旋J化電流通過MJT來對自由層的自旋J性進行開關操作，Z近已展現出低寫入電流(<106 /cm2 ，在10ns脈衝下)，好的保留性(>10年)尺寸(6F2)，快速讀取(30ns)和好的耐久性(1014)。這個成果正積J展開工業化並且在取代DRAM、SRAM和Flash上展現了很好的前景。MJT的處理流程如圖3.29所示。
圖3.27讀模式和寫模式下的場開關MR
磁性隧道結中磁場層如小圖所示
圖3.28寫操作模式下的轉矩MRAM分析
圖3.29CMOS後端制程中MTJ的工藝流程
3.2.83D NAND
自1984年日本東芝公司提出快速閃存存儲器的概念以來，平面閃存技術經歷了長達30年的快速發展時期。一方面，為了降低成本，的尺寸持續縮小。但隨著閃存技術進入1xnm技術節點，的耐久性和數據保持特性急劇退化，之間的耦合不斷增大，工藝穩定性和良率控制問題一直無法得到有效解決，從而從技術上限制了的進一步按比例縮小。另一方面，代替傳統的浮柵閃存存儲器，通過按比例縮小的方式實現高密度集成，尋找更高密度陣列架構的努力從未停止，三維存儲器的概念應運而生。2001年，Tohoku大學的T．Endoh等人在IEDM上1先報道了基於多晶硅浮柵存儲層的堆疊環形柵的閃存概念［54］，2006年，韓國三星電子公司的S．M．Jung在IEDM上報道了基於電荷俘獲存儲概念的雙層閃存陣列的堆疊結構［55］。但直到2007年日本東芝公司的H．Tanaka在VLSI會議上報道了BiCS(BitCost Scalable) NAND閃存結構［56］，三維存儲器的研發真正成為各大存儲器公司和科研院所的重要研發方向。之後韓國三星電子公司先後提出了TCAT(Terabit Cell Array Transistor )［57］、VSAT (VerticalStackedArrayTransistor) ［58］和VGNAND(Vertical Gate NAND)結構［59］，日本東芝公司提出了PBiCS(Pipe BiCS)結構［60］，韓國海力士半導體公司提出了STArT結構［61］,臺灣旺宏公司也提出了自己的VG NAND結構［62］，這些結構均采用了電荷俘獲存儲(charge trapping)的概念； 美國美光公司和韓國海力士公司也提出了基於多晶硅浮柵存儲層的三維存儲器結構。各研究機構與公司開發的不同架構三維存儲器如圖3.30所示。
圖3.30各研究機構與公司開發的不同架構三維存儲器
圖3.31基於電荷捕獲閃存無結薄膜晶體管，鑲嵌金屬柵的三維垂直堆棧(VNAND)閃存器件結構示意圖
對於這些不同架構的存儲器來說，按照存儲層的材料可以分為三維浮柵存儲器和三維電荷俘獲存儲器。前者主要由美國美光公司推介，在2015年底完成了技術上的準備，由於采用多晶硅浮柵作為存儲層，面積更大，在實現更多層層疊時工藝難度較大，因此主要是通過把外圍電路置於存儲陣列下面來實現面積的縮減。對於三維電荷俘獲存儲器，又可以劃分為垂直柵型和垂直溝道型。臺灣旺宏公司推出的基於垂直柵結構的三維電荷俘獲閃存結構，工藝上要難於垂直溝道型，一直未見其宣告量產。垂直溝道型三維電荷俘獲存儲器是Z早實現大規模量產的閃存產品，2013年8月，三星電子公司推出了D一代24層的三維垂直溝道型電荷俘獲三維存儲器，2014年7月推出了D二代32層128Gb產品，2015年推出了48層256Gb的產品。事實上，三星電子公司的垂直溝道型三維電荷俘獲存也是基於無結場效應晶體管結構，如圖3.31所示。該芯片具有24層堆疊的字線(WL)。除Z底選擇晶體管為常規反型工作模式，其餘每晶體管均為基於電荷捕獲閃存無結薄膜晶體管(JL Charge Trap Flash Thinfilm Transistor, JLCTF TFT)。該器件關閉時要求多晶硅薄膜溝道(管狀)處於全耗盡狀態； 因此，多晶硅薄膜厚度(TCH)要盡量薄。此外，進一步增加密度的強勁需求,也在不斷推動縮小多晶硅薄膜溝道TCH。與工作在反型模式(IM)的器件相比，該產品表現出更優異的性能，可提供更快速的寫入/擦除(P / E)速度，更大的內存窗口(>12V)和更好的耐力(＞104次)； 在150°C測試條件下，還具有優良的10年數據保留能力。更為出色的是該器件開關電流比大於108，同時具備FC陡峭的亞閾值擺幅(SS)［63］。
目前，各個存儲器公司也相繼發布了各自的閃存量產計劃。相比於三維浮柵閃存，三維電荷俘獲閃存具有更好的器件可靠性，垂直溝道型三維電荷俘獲存儲器目前已成為GJ上Z主流的三維存儲器，為了搶占市場有利地位，各大公司的競爭日趨白熱化。圖3.32為垂直溝道型三維電荷俘獲存與能帶結構示意圖。
圖3.32垂直溝道型三維電荷俘獲存與能帶結構示意圖
垂直溝道型三維電荷俘獲閃存的關鍵技術是超深孔刻蝕和高質量薄膜工藝。32層的超深孔深寬比接近30∶1，上下孔的直徑差異要求小於10~20nm。柵介質多層薄膜不僅要求1；CY=CY層和底層的厚度基本一致，對組份均勻性也提出了很高的要求。溝道材料一般為多晶硅薄膜，要求具有很好的結晶度和較大的晶粒，同時還需要與柵介質之間有低缺陷密度的界面。作為一種電荷俘獲存儲器，之間幾乎沒有耦合效應。編程和擦除操作分別使用了電子和空穴的FN隧穿。為了提高擦除速度，隧穿層通常會使用基於氧化硅和氮氧化硅材料的疊層結構。存儲層一般是以氮化硅為主的高陷阱密度材料。為了降低柵反向注入，阻擋層則會使用氧化硅或氧化鋁等材料。垂直溝道型三維電荷俘獲閃存可靠性方面的Z大挑戰是電子和空穴在存儲層中的橫向擴散，隨著三星電子公司推出產品，在存儲材料方面的技術瓶頸已經獲得了突破。
3．2．9CMOS圖像傳感器
CIS英文全名CMOS (Complementary MetalOxide Semiconductor) Image Sensor，中文意思是互補性金屬氧化物半導體圖像傳感器。CMOS圖像傳感器雖然與傳統的CMOS電路的用途不同，但整個晶圓制造環節基本上仍采用CMOS工藝，隻是將純粹邏輯運算功能變為接收外界光線後轉變為電信號並傳遞出去,因而具有CMOS的基本特點和優勢。不同於被動像素傳感器(Passive Pixel Sensor),CIS是帶有信號放大電路的主動像素傳感器(Active Pixel Sensor)。在目前Z典型的4Transistor P
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