| | | 並行多核體繫結構基礎 [美]湯孟岩(Yan Solihin) 計算機科學叢 | 該商品所屬分類:圖書 -> 機械工業出版社 | 【市場價】 | 817-1184元 | 【優惠價】 | 511-740元 | 【作者】 | 湯孟岩錢德沛 | 【出版社】 | 機械工業出版社 | 【ISBN】 | 9787111610410 | 【折扣說明】 | 一次購物滿999元台幣免運費+贈品 一次購物滿2000元台幣95折+免運費+贈品 一次購物滿3000元台幣92折+免運費+贈品 一次購物滿4000元台幣88折+免運費+贈品
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店鋪:機械工業出版社官方旗艦店 出版社:機械工業出版社 ISBN:9787111610410 商品編碼:10026486940002 品牌:機械工業出版社(CMP) 出版時間:2019-01-01 頁數:200 字數:500000 審圖號:9787111610410 作者:湯孟岩,錢德沛
" 商品參數 商品基本信息 | 商品名稱: | 並行多核體繫結構基礎 | 作者: | [美]湯孟岩(Yan Solihin) | 市場價: | 99.00 | ISBN號: | 9787111610410 | 版次: | 1-1 | 出版日期: | 2019-01 | 頁數: | 372 | 字數: | 500 | 出版社: | 機械工業出版社 | 內容介紹 內容簡介 | 雖然多核現在是主流架構,但很少有教科書涵蓋並行多核體繫結構。本書填補了這一空白,為研究生或*級本科體繫結構課程提供了所有材料,重點是多核處理器的體繫結構。這本書也適合作為從事多核編程或多核芯片設計的專業人員的參考書。 | 目錄 目錄 | 譯者序 前言 縮寫詞表 *1章多核體繫結構概述 1 1.1多核體繫結構的由來 2 1.2並行計算機概述 9 1.2.1並行計算機的Flynn分類法 12 1.2.2MIMD並行計算機分類 13 1.3未來的多核體繫結構 14 1.4習題 18 課堂習題 18 課後習題 18 *2章並行編程概述 20 2.1並行程序性能的限制因素 20 2.2並行編程模型 23 2.2.1共享存儲與消息傳遞模型的對比 25 2.2.2一個簡單的例子 26 2.2.3其他編程模型 29 2.3習題 37 課後習題 37 第3章共享存儲並行編程 39 3.1並行編程的步驟 39 3.2依賴分析 40 3.2.1循環級依賴分析 42 3.2.2迭代空間遍歷圖和循環傳遞依賴圖 42 3.3識別循環結構中的並行任務 45 3.3.1循環迭代間的並行和DOALL並行 45 3.3.2DOACROSS:循環迭代間的同步並行 46 3.3.3循環中語句間的並行 48 3.3.4DOPIPE:循環中語句間的流水線並行 50 3.4識別其他層面的並行 51 3.5通過算法知識識別並行 53 3.6確定變量的範圍 55 3.6.1私有化 56 3.6.2歸約變量和操作 57 3.6.3準則 58 3.7同步 59 3.8任務到線程的映射 60 3.9線程到處理器的映射 64 3.10OpenMP概述 67 3.11習題 72 課堂習題 72 課後習題 77 第4章針對鏈式數據結構的並行編程 79 4.1LDS並行化所面臨的挑戰 79 4.2LDS並行化技術 80 4.2.1計算並行化與遍歷 80 4.2.2針對數據結構的操作並行化 82 4.3針對鏈表的並行化技術 89 4.3.1讀操作之間的並行 89 4.3.2LDS遍歷中的並行 91 4.3.3細粒度鎖方法 94 4.4事務內存 98 4.5習題 99 課堂習題 99 課後習題 101 第5章存儲層次結構概述 103 5.1存儲層次的意義 103 5.2高速緩存體繫結構基礎 104 5.2.1數據放置策略 105 5.2.2數據替換策略 109 5.2.3數據寫策略 111 5.2.4多級高速緩存中的包含策略 113 5.2.5統一/分立/Banked高速緩存和高速緩存流水線 117 5.2.6高速緩存尋址和旁路轉換緩衝 119 5.2.7非阻塞式高速緩存 121 5.3高速緩存性能 122 5.3.1高速緩存缺失的冪次定律 124 5.3.2棧距離特性 125 5.3.3高速緩存性能指標 126 5.4預取 127 5.4.1步長預取和順序預取 128 5.4.2多處理器繫統中的預取 130 5.5多核體繫結構中的高速緩存設計 130 5.6高速緩存的物理組成 131 5.6.1集中式高速緩存 131 5.6.2分布式高速緩存 133 5.6.3混合式高速緩存 133 5.7高速緩存的邏輯組成 135 5.7.1散列函數 139 5.7.2改善共享高速緩存的距離局部性 140 5.7.3私有高速緩存結構中的容量共享 141 5.8案例分析 143 5.8.1IBM Power7的存儲層次 143 5.8.2AMD Shanghai和Intel Barcelona處理器存儲層次的比較 146 5.9習題 148 課堂習題 148 課後習題 150 第6章共享存儲多處理器簡介 152 6.1緩存一致性問題 153 6.2存儲一致性問題 155 6.3同步問題 156 6.4習題 160 課堂習題 160 課後習題 161 第7章緩存一致性基礎 163 7.1概述 164 7.2基於總線的多處理器緩存一致性問題 168 7.2.1“寫直達”緩存的一致性協議 168 7.2.2“寫回”緩存的MSI協議 170 7.2.3“寫回”緩存的MESI協議 175 7.2.4“寫回”緩存的MOESI協議 178 7.2.5“寫回”緩存基於更新的協議 183 7.3緩存設計對緩存一致性性能的影響 186 7.4性能及其他實際問題 187 7.4.1預取和一致性缺失 187 7.4.2多級緩存 187 7.4.3偵聽過濾 189 7.5點對點互連網絡上的廣播式協議 189 7.6習題 203 課堂習題 203 課後習題 207 第8章對同步的硬件支持 209 8.1鎖的實現 209 8.1.1對鎖實現性能的評估 209 8.1.2對原子指令的需求 210 8.1.3TS鎖 212 8.1.4TTSL 214 8.1.5LL/SC鎖 215 8.1.6Ticket鎖 218 8.1.7ABQL 219 8.1.8各種鎖實現的量化比較 221 8.2柵障的實現 222 8.2.1翻轉感應集中式柵障 223 8.2.2組合樹柵障 225 8.2.3硬件柵障實現 225 8.3事務內存 227 8.4練習 232 課堂習題 232 課後習題 236 第9章存儲一致性模型 238 9.1程序員的直覺 238 9.2保證順序一致性的體繫結構機制 242 9.2.1在基於總線的多處理器中基本的SC實現 242 9.2.2改善SC性能的技術 244 9.3松弛的一致性模型 246 9.3.1安全網 246 9.3.2處理器一致性 246 9.3.3弱序 248 9.3.4釋放一致性 250 9.3.5惰性釋放一致性 253 9.4不同存儲一致性模型中的同步 254 9.5習題 256 課堂習題 256 課後習題 260 *10章*級緩存一致性設計 262 10.1目錄式一致性協議 262 10.2目錄式一致性協議概覽 262 10.3目錄式緩存一致性協議基礎 268 10.4實現正確性和性能 272 10.4.1由目錄狀態不同步引起的競爭處理 272 10.4.2由對請求非實時處理引起的競爭處理 274 10.4.3寫傳播和事務串行化 280 10.4.4同步支持 281 10.4.5存儲一致性模型 282 10.5當前設計問題 283 10.5.1處理不*確的目錄信息 283 10.5.2一致性粒度 286 10.5.3繫統劃分 288 10.5.4加速線程遷移 289 10.6習題 291 課堂習題 291 課後習題 293 *11章互連網絡體繫結構 295 11.1鏈路、信道和延遲 296 11.2網絡拓撲 298 11.3路由策略和算法 302 11.4路由器體繫結構 312 11.5案例研究:Alpha 21364網絡體繫結構 315 11.6多核設計的問題 317 11.7習題 319 課堂習題 319 課後習題 321 *12章SIMT體繫結構 323 12.1SIMT編程模型 323 12.2將SIMT工作負載映射到SIMT核上 325 12.3SIMT核體繫結構 326 12.3.1標量ISA 326 12.3.2SIMD化/向量化:Warp構造 326 12.3.3細粒度多線程(Warp級並行) 328 12.3.4微體繫結構 328 12.3.5流水線執行 329 12.3.6控制流處理 330 12.3.7內存繫統 331 12.4習題 334 課堂習題 334 課後習題 335 *13章
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