| | | | Xilinx FPGA原理與實踐—基於Vivado和Verilog HDL 盧有亮 編著 | | 該商品所屬分類：圖書 -> 機械工業出版社 | | 【市場價】 | 308-448元 | | 【優惠價】 | 193-280元 | | 【作者】 | 盧有亮 | | 【出版社】 | 機械工業出版社 | | 【ISBN】 | 9787111593348 | | 【折扣說明】 | 一次購物滿999元台幣免運費+贈品
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| | 內容介紹 | |
店鋪：機械工業出版社官方旗艦店 出版社：機械工業出版社 ISBN：9787111593348 商品編碼：10026483524984 品牌：機械工業出版社（CMP） 出版時間：2018-05-01 頁數：200 字數：368000 審圖號：9787111593348 作者：盧有亮
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商品參數
| 商品基本信息 | | 商品名稱： | Xilinx FPGA原理與實踐—基於Vivado和Verilog HDL | | 作者： | 盧有亮 | | 市場價： | 37.00 | | ISBN號： | 9787111593348 | | 版次： | 1-1 | | 出版日期： | | | 頁數： | 236 | | 字數： | 368 | | 出版社： | 機械工業出版社 |
內容介紹
| 內容簡介 | 本書以目前流行的Xilinx7繫列FPGA的開發為主線，全面講解FPGA的原理及電路設計、VerilogHDL語言及Vivado的應用，並循序漸進地從組合邏輯和時序邏輯的開發開始，深入到FPGA的基礎應用、綜合應用和進階應用。本書具有理論和實踐緊密結合的特點，在內容的設計上既重視學生對基礎理論知識的認知過程，又通過由易到難的19個實踐逐步提高理論知識及培養開發能力，為學生提高FPGA設計開發能力及提高知識應用素質提供平臺與指導。通過本書的學習和實踐，學生能夠達到初級FPGA開發工程技術人員的水平。
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目錄
| 目錄 | 前言
*1 章FPGA基礎及電路設計 1
１. １ＦＰＧＡ 基礎及７ 繫列ＦＰＧＡ 基本原理 １
１. １. １ＦＰＧＡ 概述 １
１. １. ２ＦＰＧＡ 基本邏輯結構 ２
１. １. ３７ 繫列ＦＰＧＡ ＣＬＢ ４
１. １. ４７ 繫列ＦＰＧＡ 的ＩＯＢ ８
１. １. ５７ 繫列ＦＰＧＡ 及７ａ３５ｔｆｔｇ２５６￣１ 特性 ９
１. ２ＦＰＧＡ 電路設計 １１
１. ２. １ＦＰＧＡ 的ＢＡＮＫ 電路 １１
１. ２. ２ＬＥＤ 驅動電路 １３
１. ２. ３撥碼開關電路 １３
１. ２. ４按鍵電路 １４
１. ２. ５七段數碼管驅動電路 １５
１. ２. ６ＶＧＡ 顯示驅動電路 １７
１. ２. ７ＲＳ￣２３２ 驅動電路 １９
１. ２. ８配置電路 ２０
１. ２. ９ＸＡＤＣ 接口和擴展接口 ２２
習題 ２４
*2 章Verilog HDL 語言與Vivado 25
２. １Ｖｅｒｉｌｏｇ ＨＤＬ 基本結構 ２５
２. １. １一個簡單的組合邏輯實例 ２５
２. １. ２一個簡單的時序邏輯實例 ２７
２. １. ３Ｖｅｒｉｌｏｇ ＨＤＬ 結構要求 ２８
２. ２數據類型及變量、常量 ２９
２. ２. １邏輯值和常量 ３０
２. ２. ２線網型變量ｗｉｒｅ ３０
２. ２. ３寄存器類型ｒｅｇ ３１
２. ２. ４符號常量 ３２
２. ２. ５存儲器型變量 ３２
２. ３運算符 ３３
２. ３. １算術運算符 ３３
２. ３. ２邏輯運算符 ３３
２. ３. ３按位運算符 ３４
２. ３. ４關繫運算符 ３４
２. ３. ５等式運算符 ３５
２. ３. ６縮減運算符 ３５
２. ３. ７移位運算符 ３５
２. ３. ８條件運算符和拼接運算符 ３６
２. ３. ９運算符的優先級 ３７
２. ４語句 ３７
２. ４. １賦值語句、結構說明語句、阻塞與非阻塞 ３８
２. ４. ２條件語句 ４１
２. ４. ３循環語句 ４３
２. ５Ｖｉｖａｄｏ 初步 ４６
２. ５. １Ｖｉｖａｄｏ 獲取和安裝 ４７
２. ５. ２Ｖｉｖａｄｏ 主界面 ４７
習題 ５０
第3 章組合邏輯電路與Vivado 進階 51
３. １我的*一個工程———多數表決器 ５１
３. １. １多數表決器的分析和邏輯實現 ５１
３. １. ２多數表決器的工程創建 ５２
３. １. ３多數表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 源文件創建 ５６
３. １. ４多數表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 代碼實現及ＲＴＬ 分析 ５８
３. １. ５綜合 ５９
３. １. ６約束 ６０
３. １. ７實現 ６２
３. １. ８仿真 ６３
３. １. ９編程和調試 ６５
３. ２３￣８ 譯碼器設計和ＩＰ 核 ７０
３. ２. １譯碼器的實現 ７０
３. ２. ２譯碼器ＩＰ 核生成 ７５
３. ３調用ＩＰ 核實現多數表決器 ７８
３. ３. １使用７４ｘ１３８ 實現多數表決器的設計 ７８
３. ３. ２構建新工程並調用ＩＰ 核 ７８
習題 ８３
目錄Ⅶ
第4 章時序邏輯電路FPGA實現 84
４. １時鐘同步狀態機的設計 ８４
４. １. １時鐘同步狀態機及其設計流程 ８４
４. １. ２時鐘同步狀態機設計方法構建序列發生器 ８６
４. １. ３狀態圖直接描述法實現序列發生器 ９０
４. ２同步計數器７４ｘ１６３ 的實現 ９４
４. ３移位寄存器的實現和應用 ９７
４. ３. １７４ｘ１９４ 的實現 ９７
４. ３. ２使用７４ｘ１９４ＩＰ 核實現１１００１ 序列發生器 １００
習題 １０４
第5 章FPGA基本實踐 105
５. １流水燈實踐 １０５
５. １. １流水燈的關鍵設計 １０５
５. １. ２流水燈工程的Ｖｉｖａｄｏ 實現 １０６
５. ２數碼管動態顯示實踐 １１１
５. ２. １數碼管動態顯示原理分析 １１１
５. ２. ２數碼管動態顯示設計 １１２
５. ２. ３數碼管動態顯示工程的Ｖｉｖａｄｏ 實現 １１３
５. ２. ４數碼管動態顯示ＩＰ 核設計與實現 １１７
５. ２. ５調用ＩＰ 核實現動態顯示 １２０
５. ３ＶＧＡ 顯示的實現 １２３
５. ３. １ＶＧＡ 顯示基本原理 １２３
５. ３. ２ＶＧＡ 顯示設計與實現 １２５
習題 １３２
第6 章FPGA綜合實踐 133
６. １電子秒表的設計與實現 １３３
６. １. １按鍵消抖 １３３
６. １. ２秒表綜合設計 １３６
６. ２ＵＡＲＴ 串行接口設計及通信實現 １４２
６. ２. １異步串行接口原理分析 １４２
６. ２. ２波特率及其他時鐘信號發生模塊設計 １４３
６. ２. ３串行發送程序設計 １４５
６. ２. ４串行接收程序設計 １４８
６. ２. ５串行通信頂層程序設計 １５２
６. ２. ６串行通信功能測試 １５３
習題 １５５
ⅧＸｉｌｉｎｘ ＦＰＧＡ 原理與實踐———基於Ｖｉｖａｄｏ 和Ｖｅｒｉｌｏｇ ＨＤＬ
第7 章FPGA 進階——XADC、BRAM原理及電壓表、示波器設計 156
７. １ＸＡＤＣ 基本結構及寄存器 １５６
７. １. １ＸＡＤＣ 邏輯結構 １５６
７. １. ２ＸＡＤＣ 對外連接說明 １５６
７. １. ３ＸＡＤＣ 端口 １５９
７. １. ４ＸＡＤＣ 狀態寄存器和控制寄存器 １６０
７. １. ５操作模式 １６６
７. １. ６ＸＡＤＣ 操作時序 １６７
７. ２應用ＸＡＤＣ 實現多路電壓采集及顯示 １６８
７. ２. １生成ＸＡＤＣ ＩＰ 核實例 １６８
７. ２. ２使用ＸＡＤＣ ＩＰ 核實現ＸＡＤＣ 序列模式訪問模塊 １７１
７. ２. ３Ａ/ Ｄ 序列采集和顯示實現 １７５
７. ２. ４序列采集及顯示測試 １７９
７. ３應用ＸＡＤＣ 及ＢＲＡＭ 實現多通道示波器 １８１
７. ３. １塊存儲器ＢＲＡＭ 原理 １８１
７. ３. ２
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