《EDA技術與VHDL設計（第2版）/“十二五”普通高等教育本科國寶規劃教材》根據電子信息類課程教學和實驗要求，以提高學生的實踐動手能力和工程設計能力為目的，對EDA技術和VHDL設計的相關知識進行繫統和完整的介紹。全書共10章，主要內容包括：EDA技術概述、可編程邏輯器件基礎、典型：FPGA／CPLD的結構與配置、原理圖與宏功能模塊設計、VHDL設計輸入方式、VHDL結構與要素、VHDL基本語句與基本設計、VHDL設計進階、數字接口實例及分析、通信算法實例及分析等。《EDA技術與VHDL設計（第2版）/“十二五”普通高等教育本科國寶規劃教材》內容新穎，技術先進，由淺入深，既有關於EDA技術、大規模可編程邏輯器件和VHDL硬件描述語言的繫統介紹，又有豐富的設計應用實例。《EDA技術與VHDL設計（第2版）/“十二五”普通高等教育本科國寶規劃教材》提供配套電子課件、程序代碼和習題參考答案。
《EDA技術與VHDL設計（第2版）/“十二五”普通高等教育本科國寶規劃教材》可作為高等學校電子、通信、雷達、計算機應用、工業自動化、儀器儀表、信號與信息處理等學科本科生或研究生的EDA技術或數字繫統設計課程的教材和實驗指導書，也可作為相關科研人員的技術參考書。《EDA技術與VHDL設計（第2版）/“十二五”普通高等教育本科國寶規劃教材》由徐志軍教授主編。

徐志軍，教授，解放軍理工大學通信工程學院。中國高等教育學會儀器科學及測控技術專業委員會副主任委員、華東地區高校電子線路教學研究會理事、中國電子學會高級會員。

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第1章 EDA技術概述
1.1 EDA技術及其發展歷程
1.2 EDA技術的特征和優勢
1.2.1 EDA技術的基本特征
1.2.2 EDA技術的優勢
1.3 EDA設計的目標和流程
1.3.1 EDA技術的實現目標
1.3.2 EDA設計流程
1.3.3 數字集成電路的設計
1.3.4 模擬集成電路的設計
1.4 EDA技術與ASIC設計
1.4.1 ASIC的特點與分類
1.4.2 ASIC的設計方法
1.4.3 SoC設計
1.5 硬件描述語言
1.5.1 VHDL
1.5.2 VerilogHDL
1.5.3 AHDL
1.5.4 VerilogHDL和VHDL的比較
1.6 EDA設計工具
1.6.1 EDA設計工具分類
1.6.2 EDA公司與工具介紹
習題1

第2章 可編程邏輯器件基礎
2.1 概述
2.1.1 可編程邏輯器件發展歷程
2.1.2 可編程邏輯器件分類
2.1.3 可編程邏輯器件的優勢
2.1.4 可編程邏輯器件的發展趨勢
2.2 PLD器件的基本結構
2.2.1 基本結構
2.2.2 電路符號
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD/FPGA的結構特點
2.3.1 Lattice公司的CPLD/FPGA
2.3.2 Xilinx公司的CPLD/FPGA
2.3.3 Altera和Actel公司的CPLD/FPGA
2.3.4 CPLD和FPGA的異同
2.4 可編程邏輯器件的基本資源
2.4.1
2.4.2 輸入-輸出焊盤
2.4.3 布線資源
2.4.4 片內RAM
2.5 可編程邏輯器件的編程工藝
2.5.1 熔絲型開關
2.5.2 反熔絲型開關
2.5.3 浮柵編程器件
2.5.4 基於SRAM的編程器件
2.6 可編程邏輯器件的設計與開發
2.6.1 CPLD/FPGA設計流程
2.6.2 CPLD/FPGA開發工具
2.6.3 CPLD/FPGA的應用選擇
2.7 可編程邏輯器件的測試技術
2.7.1 邊界掃描測試原理
2.7.2 IEEE1149.1 標準
2.7.3 邊界掃描策略及相關工具
習題2

第3章 典型FPGA/CPLD的結構與配置
3.1 Stratix高端FPGA繫列
3.1.1 Stratix器件
3.1.2 StratixII器件
3.2 Cyclone低成本FPGA繫列
3.2.1 Cyclone器件
3.2.2 CycloneII器件
3.3 典型CPLD器件
3.3.1 MAXII器件
3.3.2 MAX7000器件
3.4 FPGA/CPLD的配置
3.4.1 CPLD器件的配置
3.4.2 FPGA器件的配置
習題3

第4章 原理圖與宏功能模塊設計
4.1 QuartusII原理圖設計
4.1.1 半加器原理圖輸入
4.1.2 半加器編譯
4.1.3 半加器仿真
4.1.4 全加器設計與仿真
4.2 QuartusII的優化設置
4.2.1 Settings設置
4.2.2 分析與綜合設置
4.2.3 優化布局布線
4.2.4 使用設計助手檢查設計可靠性
4.3 QuartusII的時序分析
4.3.1 時序設置與分析
4.3.2 時序逼近
4.4 宏功能模塊設計
4.4.1 Megafunctions庫
4.4.2 Maxplus2庫
4.4.3 Primitives庫
習題4

第5章 VHDL設計輸入方式
5.1 QuartusII的VHDL輸入設計
5.1.1 創建工程文件
5.1.2 編譯
5.1.3 仿真
5.2 SynplifyPro的VHDL輸入設計
5.2.1 用SynplifyPro綜合的過程
5.2.2 SynplifyPro與QuartusII的接口
5.3 Synplify的VHDL輸入設計
習題5

第6章 VHDL結構與要素
6.1 實體
6.1.1 類屬參數說明
6.1.2 端口說明
6.1.3 實體描述舉例
6.2 結構體
6.2.1 結構體的命名
6.2.2 結構體信號定義語句
6.2.3 結構體功能描述語句
6.2.4 結構體描述方法
6.3 VHDL庫
6.3.1 庫的種類
6.3.2 庫的用法
6.4 VHDL程序包
6.4.1 程序包組成和格式
6.4.2 VHDL標準程序包
6.5 配置
6.5.1 默認配置
6.5.2 結構體的配置
6.6 VHDL文字規則
6.6.1 標志符
6.6.2 數字
6.6.3 字符串
6.7 VHDL數據類型
6.7.1 預定義數據類型
6.7.2 自定義數據類型
6.7.3 用戶自定義的子類型
6.7.4 數據類型的轉換
6.8 VHDL操作符
6.8.1 邏輯操作符
6.8.2 關繫操作符
6.8.3 算術操作符
6.8.4 並置操作符
6.8.5 操作符重載
6.9 數據對像
6.9.1 常量
6.9.2 變量
6.9.3 信號
6.9.4 文件
習題6

第7章 VHDL基本語句與基本設計
7.1 順序語句
7.1.1 賦值語句
7.1.2 IF語句
……
第8章 VHDL設計進階
第9章 數字接口實例及分析
第10章 通信算法實例及分析
參考文獻