廉玉欣，博士，教授，哈爾濱工業大學電氣工程及自動化學院電子學實驗室主任，編寫教材《基於Xilinx Vivado的數字邏輯實驗教程》《電子技術基礎實驗教程》。參與“構建電工電子基礎課程研究性教學體繫，強化培養學生工程實踐能力和創新精神”項目，獲高教類2014年***教學成果獎。

目 錄

第1章 硬件開發平臺介紹 （1）
1．1 Xilinx FPGA器件 （1）
1．1．1 Xilinx公司簡介 （1）
1．1．2 Xilinx的FPGA器件繫列 （1）
1．2 EGO1實驗板卡 （4）
1．2．1 EGO1實驗板卡概述 （4）
1．2．2 板卡使用注意事項 （4）
1．2．3 EGO1實驗板卡用戶手冊 （5）
1．3 EGO1實驗板卡測試流程 （19）
1．4 EGO1實驗板卡的引腳約束 （20）
第2章 Vivado軟件平臺介紹 （25）
2．1 Vivado設計套件 （25）
2．1．1 Vivado軟件安裝流程 （25）
2．1．2 IP封裝器、IP集成器和可
擴展IP目錄 （29）
2．1．3 標準化XDC約束文件 （30）
2．1．4 工程命令語言 （31）
2．1．5 Vivado設計套件的啟動
方法 （31）
2．1．6 Vivado設計套件的界面 （31）
2．2 FPGA設計流程 （36）
2．2．1 Vivado套件的設計流程 （36）
2．2．2 設計綜合流程 （39）
2．2．3 設計實現流程 （41）
2．3 硬件描述語言 （43）
2．3．1 VHDL簡介 （44）
2．3．2 Verilog HDL簡介 （47）
第3章 FPGA設計實例 （53）
3．1 74繫列IP封裝設計實例 （53）
3．1．1 IP核分類 （53）
3．1．2 IP封裝實驗流程 （54）
3．2 基於原理圖的設計實例―
全加器 （66）
3．2．1 全加器實驗原理 （66）
3．2．2 實驗步驟 （67）
3．3 基於Verilog HDL的設計實例―
流水燈 （79）
3．3．1 設計要求 （79）
3．3．2 操作步驟 （79）
第4章 組合邏輯電路設計實例 （89）
4．1 邏輯門電路 （89）
4．1．1 基本及常用的邏輯門 （89）
4．1．2 與非門電路的簡單應用 （94）
4．2 多路選擇器 （96）
4．2．1 2選1多路選擇器 （96）
4．2．2 4選1多路選擇器 （97）
4．2．3 4位2選1多路選擇器 （100）
4．2．4 74LS253的IP核設計及
應用 （102）
4．2．5 74LS151的IP核設計 （104）
4．3 數值比較器 （105）
4．3．1 4位二進制數值比較器 （106）
4．3．2 74LS85的IP核設計及
應用 （108）
4．3．3 利用數據選擇器74LS151
設計2位比較器 （111）
4．4 譯碼器 （112）
4．4．1 3-8線譯碼器 （112）
4．4．2 74LS138的IP核設計及
應用 （114）
4．4．3 顯示譯碼器 （116）
4．5 編碼器 （121）
4．5．1 二進制普通編碼器 （121）
4．5．2 二進制優先編碼器 （122）
4．5．3 中規模集成8-3線優先
編碼器74LS148的IP核
設計 （124）
4．6 編碼轉換器 （126）
4．6．1 二進制-BCD碼轉換器 （126）
4．6．2 格雷碼轉換器 （129）
4．7 加法器 （130）
4．7．1 半加器 （131）
4．7．2 全加器 （131）
4．7．3 4位全加器 （132）
4．8 減法器 （135）
4．8．1 半減器 （135）
4．8．2 全減器 （135）
4．9 乘法器 （138）
4．10 除法器 （141）
第5章 時序邏輯電路設計實例 （144）
5．1 鎖存器和觸發器 （144）
5．1．1 鎖存器 （144）
5．1．2 觸發器 （145）
5．1．3 74LS74的IP核設計及
應用 （150）
5．2寄存器 （152）
5．2．1基本寄存器 （152）
5．2．2移位寄存器 （155）
5．2．3 74LS194的IP核設計及
應用 （161）
5．3計數器 （163）
5．3．1二進制計數器 （163）
5．3．2N進制計數器 （166）
5．3．3任意波形的實現 （171）
5．3．474LS161的IP核設計及
應用 （173）
5．4脈衝寬度調制 （177）
5．5時序邏輯電路綜合設計 （179）
第6章數字邏輯設計和接口實例 （186）
6．1有限狀態機 （186）
6．1．1Moore狀態機和Mealy
狀態機 （186）
6．1．2有限狀態機設計例程 （186）
6．2最大公約數 （197）
6．2．1GCD算法 （198）
6．2．2改進的GCD算法 （205）
6．3整數平方根 （208）
6．3．1整數平方根算法 （209）
6．3．2 改進的整數平方根算法 （216）
6．4存儲器 （219）
6．4．1隻讀存儲器 （219）
6．4．2分布式的存儲器 （222）
6．5VGA控制器 （225）
6．5．1VGA的時序 （226）
6．5．2VGA控制器實例 （227）
6．6鍵盤和鼠標接口 （246）
6．6．1鍵盤 （248）
6．6．2鼠標 （251）
第7章 數字邏輯綜合實驗 （259）
7．1數字鐘 （259）
7．2數字頻率計 （268）
7．37段數碼管滾動顯示號碼 （272）
7．4電梯控制器 （276）
參考文獻 （282）

前 言

近年來，隨著半導體工藝和處理器技術的高速發展，可編程邏輯器件產品已經成為業界大多數邏輯繫統設計的核心。美國的Xilinx公司是全球領先的可編程邏輯器件及完整解決方案的供應商，Xilinx新一代FPGA設計套件Vivado與上一代ISE設計套件相比，在設計環境和設計方法上發生了重大變化。Vivado側重基於知識產權（Intellectual Property，IP）核的設計方法，允許用戶根據需要選擇不同的設計策略，大大提高了FPGA的設計效率。

隨著全開放、自主學習式實驗教學模式的改革以及FPGA“口袋實驗室”在國內高校的日益普及，傳統的數字邏輯實驗課程面臨巨大挑戰。例如，傳統實驗教學中常用的74繫列或4000繫列中規模集成電路芯片價格較高且采購困難，數字電路綜合實驗需要使用大量的中規模集成電路芯片，硬件電路連線繁多，不易於安裝與調試。通過FPGA“口袋實驗室”可以很容易地解決上述問題。每個學生都可以利用FPGA板卡，隨時隨地驗證理論課程的教學內容，並將自己的設計或創意在板卡上運行，有利於培養學生的自主學習能力、實踐能力和創新能力。

本書以Vivado FPGA設計套件為軟件平臺素科技有限公司的EGO1 Aritix-7實驗板卡為硬件平臺，將硬件描述語言Verilog HDL與FPGA設計實例相互結合，繫統介紹了利用Vivado和Verilog HDL進行數字電路設計和FPGA開發的方法和流程。書中的83個例程都可以用EGO1 Aritix-7實驗板卡實現，FPGA實例所用的Vivado為2017.2版本。

本書內容的安排由淺入深、循序漸進、繫統全面，不僅有利於讀者對理論知識的消化吸收，而且對實踐操作具有直接指導意義。

本書內容分為4部分，安排具體如下：

第1部分介紹硬件開發平臺，包括Xilinx公司的FPGA器件繫列，以及EGO1 Aritix-7實驗板卡的主電路和外圍接口電路。

第2部分介紹Vivado軟件平臺，使讀者對Vivado有一個初步的全面認識。

第3部分結合硬件開發平臺和Vivado軟件平臺，通過設計實例介紹基於Vivado進行FPGA設計的三種基本方法，使讀者快速入門Vivado。

第4部分按照數字邏輯實驗教學的主線，分別介紹基於Vivado的組合邏輯電路實例、基於Vivado的時序邏輯電路實例、數字邏輯電路和接口實例以及數字邏輯綜合實驗。

本書素科技有限公司陳俊彥經理提議和發起的，在寫作過程中吸取了哈爾濱工業大學國家級電工電子實驗教學中心教師的實踐教學經驗，由廉玉欣負責全書的統籌規劃和文字潤飾。第1章、第2章、第3章由廉玉欣完成，第4章、第5章、第6章由侯博雅完成，第7章（7.1節、7.2節）由王猛完成，第7章（7.3節、7.4節）由侯雲鵬完成。

本書的撰寫得到了Xilinx公司陸佳華先素科技有限公司工程師團隊的大力支持和幫助，他們為本書的編寫提供了大量的資料和硬件平臺，在此向各位致以衷心的謝意！

FPGA技術發展迅速，軟件版本每年會有幾次更新。編者水平有限，書中難免有錯誤和不妥之處，敬請讀者批評指正，以便於本書的修訂和完善。

作者

2018年6月於哈爾濱工業大學