CMOS數字集成電路優秀教材，反映技術發展。

●第1章概論1
1.1發展歷史1
1.2本書的目標和結構3
1.3電路設計舉例6
1.4VLSI設計方法綜述12
1.5VLSI設計流程14
1.6設計分層15
1.7規範化、模塊化和本地化的概念18
1.8VLSI的設計風格18
1.8.1現場可編程門陣列(FPGA)19
1.8.2門陣列的設計20
1.8.3基於的設計23
1.8.4全定制設計25
1.9設計質量26
1.9.1可測試性26
1.9.2成品率和可制造性27
1.9.3可靠性27
1.9.4技術升級能力28
1.10封裝技術28
1.11計算機輔助設計技術30
1.11.1綜合工具30
1.11.2版圖工具30
1.11.3仿真和檢驗工具31
習題31
第2章MOS場效應管的制造34
2.1概述34
2.2制造工藝的基本步驟34
2.2.1nMOS晶體管的制造36
2.2.2器件隔離技術39
2.2.3硅局部氧化(LOCOS)39
2.2.4多層互連結構和金屬化40
2.3CMOSn阱工藝41
2.4CMOS技術的發展45
2.5版圖設計規則50
2.6全定制掩模版圖設計52
習題55
第3章MOS晶體管57
3.1金屬-氧化物-半導體(MOS)結構57
3.2外部偏置下的MOS繫統60
3.3MOS場效應管(MOSFET)的結構和作用62
3.3.1閾值電壓64
3.3.2MOSFET工作狀況的定性觀察68
3.4MOSFET的電流-電壓特性69
3.4.1漸變溝道近似69
3.4.2溝道長度調制73
3.4.3襯底偏置效應75
3.5MOSFET的收縮和小尺寸效應76
3.5.1全收縮(恆場強等比例收縮)77
3.5.2恆電壓按比例收縮78
3.5.3短溝道效應的電流-電壓方程79
3.5.4參數測量83
3.5.5小幾何尺寸器件的閾值電壓87
3.5.6窄溝道效應91
3.5.7小尺寸器件引起的其他92
3.5.8納米級技術中的易變性95
3.6MOSFET電容99
3.6.1氧化相關電容100
3.6.2結電容102
習題106
第4章用SPICE進行MOS管建模109
4.1概述109
4.2基本概念109
4.3一級模型方程111
4.4二級模型方程114
4.4.1電場遷移率的變化115
4.4.2飽和情況下的溝道長度變化115
4.4.3載流子速率飽和116
4.4.4亞閾值電導116
4.4.5其他小尺寸修正117
4.5三級模型方程117
4.6優選的MOSFET模型118
4.7電容模型118
4.8SPICEMOSFET模型的比較121
附錄典型SPICE模型參數122
習題127
第5章MOS反相器的靜態特性128
5.1概述128
5.1.1電壓傳輸特性(VTC)129
5.1.2噪聲抑制和噪聲容限130
5.1.3功率和芯片面積的考慮132
5.2電阻負載型反相器133
5.2.1VOH的計算134
5.2.2VOL的計算134
5.2.3VIL的計算135
5.2.4VIH的計算135
5.2.5功耗和芯片面積137
5.3MOSFET負載反相器140
5.3.1增強型負載nMOS反相器140
5.3.2偽nMOS反相器140
5.3.3VOH的計算142
5.3.4VOL的計算142
5.3.5VIL的計算143
5.3.6VIH的計算143
5.3.7偽nMOS反相器設計144
5.3.8功耗和占用面積問題的考慮145
5.4CMOS反相器148
5.4.1電路工作狀態148
5.4.2VIL的計算152
5.4.3VIH的計算153
5.4.4Vth的計算154
5.4.5CMOS反相器的設計157
5.4.6CMOS反相器的電源電壓按比例減小160
5.4.7功耗和占用面積問題的考慮160
附錄小尺寸器件CMOS反相器的尺寸設計趨勢161
習題163
第6章MOS反相器的開關特性和體效應166
6.1概述166
6.2延遲時間的定義167
6.3延遲時間的計算168
6.4延遲下的反相器設計174
6.5互連線電容的估算181
6.5.1互連線電容估算184
6.5.2互連線電阻的估算190
6.6互連線延遲的計算190
6.6.1RC延遲模式190
6.6.2Elmore延遲191
6.7CMOS反相器的開關功耗196
6.7.1功率表仿真198
6.7.2功率-延遲積201
6.7.3能量-延遲積202
附錄超級緩衝器的設計202
習題204
第7章組合MOS邏輯電路208
7.1概述208
7.2帶偽nMOS(pMOS)負載的MOS邏輯電路208
7.2.1雙輸入“或非”邏輯門208
7.2.2VOH的計算209
7.2.3VOL的計算209
7.2.4多輸入的一般“或非”結構211
7.2.5“或非”門的瞬態分析211
7.2.6雙輸入“與非”門213
7.2.7多輸入的一般“與非”門結構215
7.2.8“與非”門的瞬態分析216
7.3CMOS邏輯電路217
7.3.1CMOSNOR2(雙輸入“或非”門)邏輯門217
7.3.2CMOSNAND2(雙輸入“與非”門)邏輯門221
7.3.3簡單CMOS邏輯門的版圖221
7.4復雜邏輯電路222
7.4.1復雜CMOS邏輯門224
7.4.2復雜CMOS邏輯門的版圖225
7.4.3“與或非”和“或與非”邏輯門227
7.4.4偽nMOS復雜邏輯門228
7.4.5采用納米級技術的CMOS邏輯電路的尺寸設計230
7.5CMOS傳輸門232
習題239
第8章時序MOS邏輯電路244
8.1概述244
8.2件的特性244
8.3SR鎖存電路248
8.4鐘控鎖存器和觸發器電路252
8.4.1鐘控SR鎖存器252
8.4.2鐘控JK鎖存器254
8.4.3主從觸發器255
8.5鐘控存儲器的時間相關參數257
8.6CMOS的D鎖存器和邊沿觸發器258
8.7基於脈衝鎖存器的鐘控存儲器262
8.8基於讀出放大器的觸發器263
8.9時鐘存儲器件中的邏輯嵌入264
8.10時鐘繫統的能耗及其節能措施265
附錄266
習題269
第9章動態邏輯電路272
9.1概述272
9.2傳輸晶體管電路的基本原理273
9.2.1邏輯“1”切換274
9.2.2邏輯“0”切換276
9.2.3電荷的儲存與洩放278
9.3電壓自舉技術281
9.4同步動態電路技術283
9.5動態CMOS電路技術287
9.5.1CMOS傳輸門邏輯287
9.5.2動態CMOS邏輯(預充電-定值邏輯)289
9.6高性能動態邏輯CMOS電路290
9.6.1多米諾CMOS邏輯290
9.6.2NORACMOS邏輯(NP-多米諾邏輯)297
9.6.3拉鏈式CMOS電路299
9.6.4真單相時鐘(TSPC)動態CMOS299
習題302
第10章半導體存儲器305
10.1概述305
10.2動態隨機存儲器(DRAM)309
10.2.1DRAM的結構309
10.2.2DR的歷史演變過程310
10.2.3DR類型311
10.2.4三晶體管DR的工作原理312
10.2.5單晶體管DR的工作過程315
10.2.6DRAM操作模式319
10.2.7DRAM的漏電流和刷新操作321
10.2.8DRAM輸入／輸出電路322
10.2.9DRAM片上電壓發生器326
10.3靜態隨機存儲器(SRAM)329
10.3.1接近CMOSSR331
10.3.2CMOSSR的設計方法332
10.3.3SRAM的運用334
10.3.4SR中的漏電流337
10.3.5SRAM讀／寫電路338
10.3.6低壓SRAM339
10.4非易失存儲器340
10.5閃存349
10.5.1NOR351
10.5.2NAND352
10.5.3多的概念354
10.5.4閃存電路354
10.6鐵電隨機存儲器(FRAM)355
習題357
第11章低功耗CMOS邏輯電路362
11.1概述362
11.2功耗綜述362
11.2.1開關功耗363
11.2.2減少開關功耗的方法365
11.2.3短路功耗365
11.2.4洩漏功耗368
11.2.5實際功耗舉例370
11.3電壓按比例降低的低功耗設計371
11.3.1電壓按比例降低對功率和延遲的影響371
11.3.2可變閾值CMOS(VTCMOS)電路373
11.3.3多閾值CMOS(MTCMOS)電路374
11.3.4流水線操作方法375
11.3.5並行處理方法(硬件復制)377
11.4開關激活率的估算和優化379
11.4.1開關激活率原理379
11.4.2減小開關激活率381
11.4.3減少短脈衝干擾381
11.4.4門控時鐘信號382
11.5減小開關電容383
11.5.1繫統級設計方法383
11.5.2電路級設計方法384
11.5.3掩模級設計方法384
11.6絕熱邏輯電路385
11.6.1絕熱開關385
11.6.2絕熱邏輯門386
11.6.3分步充電電路387
習題389
第12章算術組合模塊390
12.1概述390
12.2加法器390
12.2.1CMOS全加器電路390
12.2.2並行加法器392
12.2.3進位選擇加法器392
12.2.4超前進位加法器394
12.2.5並行前綴加法器395
12.2.6加法器設計中的折中397
12.3乘法器398
12.3.1陣列乘法器398
12.3.2華萊士(Wallace)樹乘法器399
12.3.3布思(Booth)乘法器400
12.3.4並行乘法器的整體設計401
12.4移位器401
習題402
第13章時鐘電路與輸入/輸出電路406
13.1概述406
13.2靜電放電(ESD)保護406
13.3輸入電路408
13.4輸出電路和L(di/dt)噪聲412
13.5片內時鐘生成和分配415
13.5.1簡單的時鐘生成器415
13.5.2鎖相環415
13.6閂鎖現像及其預防措施424
附錄片上網絡：下一代片上繫統(SoC)的新模式428
習題431
第14章產品化設計433
14.1概述433
14.2工藝變化433
14.3基本概念和定義434
14.3.1電路參數434
14.3.2含噪聲參數的分布435
14.3.3電路性能指標436
14.3.4參數成品率和性能可變性438
14.4實驗設計與性能建模439
14.4.1因子設計440
14.4.2中心組合設計441
14.4.3Taguchi正交陣列441
14.4.4拉丁超立方抽樣442
14.4.5模型擬合443
14.5參數成品率的評估443
14.5.1直接蒙特卡羅方法445
14.5.2性能模型方法445
14.5.2一個參數成品率評估的簡單範例446
14.6參數成品率的優選值447
14.6.1基於蒙特卡羅的方法447
14.6.2幾何方法447
14.6.3一個簡單的成品率優選化方法447
14.6.4參數成品率優選化的一個簡單例子448
14.7最壞情況分析448
14.7.1轉角技術449
14.7.2一種更實際的最壞情況分析法450
14.7.3一個最壞情況分析的簡單例子451
14.8性能參數變化的最小化452
習題454
第15章可測試性設計457
15.1概述457
15.2故障類型和模型457
15.3可控性和可觀察性460
15.4專用可測試性設計技術460
15.5基於掃描的技術462
15.6內建自測(BIST)技術464
15.7電流監控IDDQ檢測466
習題467
參考文獻468
物理和材料常數473
公式474

全書詳細講述了CMOS數字集成電路的相關內容，為反映納米級別CMOS技術的廣泛應用和技術的發展。全書在第三版的基礎上對晶體管模型公式和器件參數進行了修正，幾乎全部章節都進行了重寫提供了反映現代技術發展水平和電路設計的新資料。全書共15章。第1章至第8章詳細討論MOS品體管的相關特性和工作原理、基本反相器電路設計、組合邏輯電路及時序邏輯電路的結構與工作原理：第9章至第13章主要介紹應用於優選VLSI芯片設計的動態邏輯電路、優選的半導體存儲電路低功耗CMOS邏輯電路、數字運算和轉換電路、芯片的I/O設計：第14章和第15章分別討論電路的產品化設計和可測試性設計這兩個重要問題。
本書是現代數字集成電路設計的理想教材和參考書，可供與集成電路設計領域有關的各電類專業的本科生和研究生使用，也可供從事集成電路設計、數字繫統設計和VILSI設計等領域的工程師參考。

(美)康松默,(瑞士)優素福·萊布萊比吉,(韓)金哲佑 著 王志功 等 譯