●第1章數字邏輯基礎
1.1概述
1.1.1數字信號及模擬信號
1.1.2數字抽像
1.1.3數字信號傳輸時對“0”、“1”的處理
1.2數制與碼制
1.2.1數制
1.2.2碼制
1.2.3常用編碼
1.3數字邏輯設計基礎
1.3.1邏輯代數
1.3.2邏輯函數的表示方法
1.3.3邏輯函數的化簡
1.3.4邏輯門電路
習題
第2章組合邏輯電路
2.1概述
2.2組合邏輯電路的分析
2.2.1組合邏輯電路的分析方法
2.2.2組合邏輯電路的分析舉例
2.3常用的組合邏輯電路
2.3.1編碼器
2.3.2譯碼器
2.3.3數據選擇器
2.3.4數值比較器
2.3.5加法器
2.3.6乘法器
2.4組合邏輯電路的設計
2.4.1組合邏輯電路的設計方法
2.4.2組合邏輯電路的設計舉例
2.4.3利用已有組合集成電路實現其他組合邏輯函數
2.5組合邏輯電路的時序分析
習題
第3章時序邏輯電路
3.1概述
3.1.1時序電路的基本概念及特點
3.1.2時序電路邏輯功能的表示方法
3.1.3時序電路的分類
3.2鎖存器及觸發器
3.2.1鎖存器
3.2.2觸發器
3.3時序電路的分析
3.3.1時序電路的分析方法
3.3.2時序電路的分析舉例
3.4常用的時序邏輯電路
3.4.1寄存器
3.4.2計數器
3.5時序電路的設計方法
3.5.1時序電路的設計方法
3.6時序邏輯電路時序分析的基本概念
習題
第4章硬件描述語言VerilogHDL
4.1HDL簡介
4.1.1關於硬件描述語言
4.1.2VerilogHDL的特點
4.1.3硬件描述語言的發展趨勢
4.2初步認知
4.2.1門級風格的描述
4.2.2數據流風格的描述
4.2.3行為風格的描述
4.2.4測試平臺的編寫
4.2.5使用Modelsim進行仿真
4.2.6VerilogHDL在電路綜合中的應用
4.3VerilogHDL基本知識
4.3.1標識符和關鍵字
4.3.2編寫格式
4.3.3模塊和端口
4.3.4繫統任務和繫統函數
4.3.5常用編譯器指令
4.4數據類型、操作符和表達式
4.4.1值的種類
4.4.2數據類型
4.4.3操作數
4.4.4操作符
4.4.5表達式
4.5數據流建模
4.5.1關於數據流建模
4.5.2連續賦值語句
4.5.3延遲
4.6行為級建模
4.6.1過程結構
4.6.2時序控制
4.6.3語句塊
4.6.4過程性賦值
4.6.5過程性連續賦值
4.6.6連續賦值、過程性賦值和過程性連續賦值
4.6.7分支語句
4.6.8循環控制語句
4.6.9任務和函數
4.7結構建模
4.7.1VerilogHDL的4個抽像層次
4.7.2內置基件
4.7.3結構建模
4.7.4用戶自定件（UDP）
4.8測試平臺及測試激勵的建立
4.8.1關於測試平臺
4.8.2測試激勵的建立
4.9良好的編程風格
習題
第5章基於EDA的數字邏輯電路設計基礎
5.1EDA技術簡介
5.1.1EDA技術及其發展
5.1.2EDA技術實現的目標
5.1.3EDA和傳統設計方法的比較
5.1.4EDA技術的發展趨勢
5.2EDA設計流程及工具
5.2.1數字繫統設計的一般步驟
5.2.2EDA工具及其作用
5.3FPGA簡介
5.3.1關於FPGA
5.3.2FPGA的基本分類
5.3.3FPGA的體繫結構
5.3.4FPGA主流廠商簡介
5.3.5集成開發環境LiberoIDE
5.4IP核基礎
5.4.1IP技術概述
5.4.2ActelIP核簡介
5.5EDA開發綜合實例1：Modelsim的使用
5.5.1門級（結構）風格的描述
5.5.2數據流風格的描述
5.5.3行為風格的描述
5.5.4混合風格的描述
5.5.5編寫測試平臺
5.5.6在Modelsim中進行仿真
5.6EDA開發綜合實例2：LiberoIDE完整設計流程
5.6.1真值表
5.6.2邏輯表達式
5.6.3用Verilog描述2-4譯碼器
5.6.4編寫測試平臺
5.6.5FPGA開發完整流程
5.7EDA開發綜合實例3：SmartDesign的使用
5.7.1使用半加器構造全加器
5.7.2與現有的全加器對比
5.7.3改造為2位串行進位加法器
5.7.4調用IP核創建2位串行進位加法器
5.8本章小結
第6章基於EDA的組合電路設計、綜合及驗證
6.1基本邏輯門電路
6.1.1基本邏輯門電路的Verilog設計
6.1.2基本邏輯門電路的綜合
6.1.3測試平臺設計
6.1.4基本邏輯門電路的驗證
6.2編碼器
6.2.18-3編碼器（一）
6.2.28-3編碼器（二）
6.2.38-3編碼器（三）
6.2.474HC148設計
6.3譯碼器
6.3.13-8譯碼器（一）
6.3.23-8譯碼器（二）
6.3.3擴展型4511設計
6.4數據選擇器
6.4.14選1數據選擇器（一）
6.4.24選1數據選擇器（二）
6.4.34選1數據選擇器（三）
6.4.44選1數據選擇器（四）
6.5數值比較器
6.5.14位數值比較器（一）
6.5.24位數值比較器（二）
6.5.374HC85設計
6.6加法器
6.6.11位半加器（一）
6.6.21位半加器（二）
6.6.31位半加器（三）
6.6.41位全加器（一）
6.6.51位全加器（二）
6.6.61位全加器（三）
6.6.74位串行（行波）進位加法器（一）
6.6.84位串行進位加法器（二）
6.6.94位超前進位加法器
6.7乘法器
6.7.1無符號4位乘法器
6.7.2有符號4位乘法器
6.8組合邏輯電路的競爭冒險問題
6.8.1競爭冒險分析
6.8.2競爭冒險的解決
6.8.3更進一步的分析
6.9組合邏輯電路的綜合性實例
6.9.1實例一：補碼生成電路
6.9.2實例二：有符號數的比較電路設計
6.9.3實例三：有符號數的加法電路設計
6.9.4實例四：八位二進制數轉換為十進制數電路設計
6.9.5實例五：編碼器擴展電路設計
習題
第7章基於EDA的時序電路設計、綜合及驗證
7.1鎖存器
7.1.1RS鎖存器（基本）一
7.1.2RS鎖存器（基本）二
7.1.3門控D鎖存器一
7.1.4門控D鎖存器二
7.1.5帶清零D鎖存器一
7.1.6帶清零D鎖存器二
7.2觸發器
7.2.1D觸發器一
7.2.2D觸發器二（異步清零邊沿觸發）
7.2.3D觸發器三（同步清零邊沿觸發型）
7.2.4JK觸發器
7.2.5RS觸發器
7.2.6T觸發器（異步清零）
7.3寄存器
7.3.1基本寄存器一
7.3.2基本寄存器二（異步清零異步置1）
7.3.3移位寄存器一（並入並出單向左移）
7.3.4移位寄存器二（並入串出單向左移）
7.3.5移位寄存器三（串入並出單向左移）
7.3.6移位寄存器四（串入串出單向移位）
7.4寄存器傳輸
7.4.1基本概念
7.4.2微操作種類
7.4.3單寄存器微操作
7.5計數器
7.5.1計數器一（四位二進制加法）
7.5.2計數器二（帶置數）
7.5.374HC161設計
7.6有限狀態機
7.6.1有限狀態機概述
7.6.2有限狀態機的設計方法
7.6.3基於狀態轉換圖（STG）的FSM設計實例
7.6.4基於算法狀態圖（ASM）的FSM設計實例
7.6.5狀態機設計總結
7.7時序邏輯電路的綜合性實例
7.7.1實例一：計數器數碼管顯示電路設計
7.7.2實例二：4位數碼管動態掃描顯示電路的設計
7.7.3實例三：交通燈控制器
7.7.4實例四：鍵盤掃描器和編碼器
7.7.5實例五：短跑計時器
習題
第8章數字邏輯的綜合
8.1關於綜合的再介紹
8.1.1邏輯綜合
8.1.2RTL綜合
8.1.3高級綜合
8.2VerilogHDL基本語句的綜合
8.2.1連續性賦值語句
8.2.2過程賦值語句的綜合
8.2.3邏輯運算符的綜合
8.2.4算術運算符的綜合
8.2.5關繫運算符的綜合
8.2.6移位（shift）運算符的綜合
8.2.7位選擇綜合
8.2.8條件表達式的綜合
8.2.9always語句的綜合
8.2.10if語句的綜合
8.2.11case語句的綜合
8.2.12循環語句的綜合
8.2.13函數的綜合
8.2.14任務的綜合
8.2.15任意值/高阻的綜合
8.2.16鎖存器的綜合
8.3可綜合問題
參考文獻

全書共分三個部分：經典篇、現代篇及實驗篇，經典篇（-3章）主要介紹數字電路的基本概念、基礎知識以及組合與時序邏輯電路的分析和設計方法。現代篇（第4-7章）介紹Verilog HDL的基本語法以及基於Verilog HDL和EDA工具的數字電路設計方法，其中第4、5章介紹基本概念和Verilog HDL語法，並給出了幾個詳細例子的設計流程，是設計的基礎。第6、7章介紹基本組合邏輯電路和時序電路的設計、綜合及驗證方法，其中第7章的綜合例子由淺入深，嘗試引導讀者進行實際應用的設計。實驗篇（第8章）是配合-7章的實驗部分，主要介紹自主研發的能接近滿足本課程實驗需求的實驗箱、基於此實驗箱的數字邏輯實驗，以及用EDA工具進行數字邏輯設計、仿真及在實驗箱上進行驗證。