●基礎篇
第1章 可編程邏輯器件基礎
1.1 可編程邏輯器件概述
1.2 CPLD的原理與結構
1.2.1 乘積項的工作原理
1.2.2 CPLD的一般結構
1.3 FPGA的原理與結構
1.3.1 查找表的基本原理
1.3.2 FPGA的結構
第2章 Verilog HDL語言基礎
2.1 硬件描述語言概述
2.2 verilog HDL模塊的結構
2.3 verilog HDL語言要素
2.3.1 標識符與關鍵詞
2.3.2 注釋
2.3.3 四值邏輯
2.3.4 常量及其表示
2.3.5 數據類型
2.4 表達式和運算符
2.4.1 連接與復制操作符
2.4.2 符號運算符
2.4.3 算術運算符
2.4.4 關繫運算符
2.4.5 邏輯運算符
2.4.6 全等比較運算符
2.4.7 按位運算符
2.4.8 歸約運算符
2.4.9 移位操作符
2.4.10 條件運算符
2.4.11 優先級說明
2.5 Verilog HDL的行為建模
2.5.1 行為描述的結構
2.5.2 過程結構
2.5.3 時序控制
2.5.4 賦值語句
2.5.5 條件與控制語句
2.5.6 任務與函數結構
2.5.7 可綜合與不可綜合
2.6 Verilog HDL的結構化建模
2.6.1 內置的基本門及其例化
2.6.2 模塊實例化
2.6.3 層次化設計
2.7 繫統任務和繫統函數
2.7.1 顯示任務
2.7.2 文件輸入/輸出任務
2.7.3 從文件中讀取數據任務
2.7.4 仿真控制任務
2.7.5 仿真時間函數
2.8 編譯指令
2.9 驗證平臺搭建
2.9.1 驗證平臺結構
2.9.2 待驗證設計
2.9.3 時鐘生成器
2.9.4 激勵發生器（Stimulator）
2.9.5 比較器（Checker）
2.9.6 驗證平臺完整實例
第3章 數字邏輯HDL描述
3.1 組合邏輯電路設計舉例
3.1.1 比較器
3.1.2 編碼器
3.1.3 譯碼器
3.1.4 簡單的ALU電路
3.2 時序邏輯電路設計舉例
3.2.1 D觸發器
3.2.2 移位寄存器
3.2.3 計數器
3.2.4 分頻電路
3.3 有限狀態機設計
第4章 基於Vivado的FPGA開發流程
4.1 FPGA基本開發流程
4.2 設計規劃
4.2.1 規劃的內容及意義
4.2.2 設計規劃實例
4.3 設計輸入
4.3.1 設計輸入方式
4.3.2 設計實例
4.4 功能仿真
4.4.1 功能仿真的目的
4.4.2 功能仿真的原理
4.4.3 編寫測試驗證程序
4.4.4 功能仿真實例
4.5 綜合
4.5.1 綜合的目的
4.5.2 綜合的原理
4.5.3 綜合實例
4.6 實現
4.6.1 實現的目的
4.6.2 實現的原理
4.6.3 實現實例
4.7 時序仿真
4.7.1 時序仿真的目的
4.7.2 時序仿真的原理
4.7.3 仿真實例
4.8 FPGA調試
4.8.1 FPGA邏輯分析儀
4.8.2 使用流程
4.8.3 調試實例
第5章 FPGA基礎實驗
5.1 預備實驗
5.1.1 實驗設備
5.1.2 功能要求
5.1.3 設計分析
5.1.4 邏輯設計
5.1.5 實現流程
5.1.6 拓展任務
5.2 信號采集
5.2.1 實驗設備
5.2.2 功能要求
5.2.3 設計分析
5.2.4 邏輯設計
5.2.5 實現流程
5.2.6 拓展任務
5.3 信號傳輸
5.3.1 實驗設備
5.3.2 功能要求
5.3.3 設計分析
5.3.4 邏輯設計
5.3.5 實現流程
5.3.6 拓展任務
5.4 信號處理
5.4.1 實驗設備
5.4.2 功能要求
5.4.3 設計分析
5.4.4 邏輯設計
5.4.5 仿真結果
5.4.6 實現流程
5.4.7 拓展任務
5.5 信號輸出（執行）
5.5.1 實驗設備
5.5.2 功能要求
5.5.3 設計分析
5.5.4 邏輯設計
5.5.5 實現流程
5.5.6 拓展任務
提高篇
第6章 FPGA高級設計舉例
6.1 FPGA編碼技巧
6.2 流水線設計
6.2.1 流水線技術的原理
6.2.2 流水線設計及實現思路
6.2.3 流水線設計實例
6.3 FIR濾波器設計
6.3.1 FIR濾波器的數學原理
6.3.2 基於FPGA的FIR濾波器設計及實現思路
6.3.3 FIR濾波器的FPGA實現結構
6.3.4 FIR設計實例
6.4 SPI接口設計
6.4.1 SPI接口原理
6.4.2 SPI接口的設計及實現思路
6.4.3 SPI接口設計實例
6.5 異步FlF0設計
6.5.1 異步FIFO的工作原理
6.5.2 異步FIF0設計及實現思路
6.5.3 異步FIF0設計實例
第7章 FPGA的時序約束與時序分析
7.1 靜態時序分析
7.2 DFF時序參數
7.3 時序分析與時序約束
7.3.1 時序分析模型
7.3.2 寄存器與寄存器間時序約束
7.3.3 輸入接口時序約束
7.3.4 輸出接口時序約束
7.4 時序分析舉例
7.4.1 約束文件（xdc、sdc）
7.4.2 約束檢查（check_timing）
7.4.3 時序分析
第8章 zynq SOC嵌入式繫統設計
8.1 Zynq結構
8.1.1 Zynq結構概述
8.1.2 APU
8.1.3 PL
8.1.4 片上外設
8.2 繫統互連
8.2.1 AXI4總線協議
8.2.2 Zynq內部互連
8.3 基於Zynq平臺的嵌入式繫統設計
8.3.1 基於Zynq平臺的嵌入式繫統開發流程
8.3.2 繫統設計輸入
8.3.3 HLS設計
8.3.4 IP集成
8.3.5 軟件設計
8.4 Zynq設計舉例
8.4.1 IP集成設計
8.4.2 軟件開發
8.4.3 運行效果
第9章 基於zynq的AI應用――CNN手寫數字識別繫統
9.1 算法分析
9.1.1 手寫識別算法分析
9.1.2 CNN算法簡介
9.1.3 Lenet5網絡結構
9.2 繫統架構
9.3 卷積加速核設計
9.4 硬件架構設計
9.5 軟件架構設計
9.6 繫統性能分析
9.6.1 功耗評估
9.6.2 器件資源利用率
9.6.3 時序約束
9.6.4 加速性能
第10章 FPGA綜合實驗
10.1 語音處理繫統的FPGA實現
10.1.1 實驗設備
10.1.2 功能要求
10.1.3 設計分析
10.1.4 邏輯設計
10.1.5 仿真結果
10.1.6 實現流程
10.1.7 拓展任務
10.2 數字示波器的FPGA實現
10.2.1 實驗設備
10.2.2 ：r叻能要求
10.2.3 設計分析
10.2.4 邏輯設計
10.2.5 仿真結果
10.2.6 實現流程
10.2.7 拓展任務
10.3 基於Zynq的CNN手寫數字識別繫統實現
10.3.1 實驗設備
10.3.2 功能要求
10.3.3 設計分析
10.3.4 實現步驟
10.3.5 實驗效果
10.3.6 拓展任務
附錄A Basys3開發板
附錄B ZYBO開發板
參考文獻

本書在全面介紹FPGA器件結構、Verilog語法和經典數字邏輯設計的基礎上，著重介紹基於Vivado的FPGA開發流程、基於FPGA的基礎和高級設計技術、FPGA時序約束與時序分析方法、Zynq SoC嵌入式繫統設計，最後詳細介紹CNN手寫數字識別繫統的設計和實現。
全書共分兩篇：第1～5章為基礎篇，著重介紹FPGA設計的基礎知識，包括FPGA電路結構、Verilog HDL語法、經典數字邏輯設計，同時詳細講解基於Vivado的FPGA開發流程，基礎實驗涵蓋信號采集、信號傳輸、信號處理、信號輸出等信息處理全過程；第6～10章為提高篇，深入介紹FPGA的高級設計技術、FPGA的時序約束和時序分析、基於Zynq的SoC嵌入式繫統設計，並以CNN手寫數字識別繫統為例討論FPGA數字繫統設計過程中的實現細節，綜合實驗圍繞人工智能、多媒體處理和經典數字電路展開。
本書適合作為高等