●目 錄第 章 linx新一代UltraScale結構11.1 UltraScale結構特點11.2 可配置邏輯塊21.2.1 可配置邏輯塊的特點21.2.2 多路復用器61.2.3 進位邏輯91.2.4 素131.2.5 分布式RAM161.2.6 隻讀存儲器（ROM）181.2.7 移位寄存器211.3 時鐘資源和時鐘管理模塊231.3.1 時鐘資源251.3.2 時鐘管理模塊281.4 塊存儲器資源291.5 專用的DSP模塊331.6 SelectIO資源361.7 高速串行收發器411.8 PCI-E模塊431.9 Interlaken集成塊431.10 Ethernet模塊431.11 繫統監控器模塊441.12 配置模塊441.13 互聯資源45第 章 Vivado集成設計環境導論462.1 Vivado繫統級設計流程462.2 Vivado功能和特性482.3 Vivado中電路結構的網表描述492.4 Vivado中工程數據的目錄結構502.5 Vivado中Journal文件和Log文件功能502.5.1 Journal文件（Vivado.jou）502.5.2 Log文件（Vivado.log）512.6 Vivado兩種設計流程模式522.6.1 工程模式和非工程模式不同點比較532.6.2 工程模式和非工程模式命令的不同532.7 Vivado中的XDC文件552.7.1 XDC的特性552.7.2 XDC與UCF比較552.7.3 約束文件的使用方法562.7.4 約束順序562.7.5 XDC約束命令582.8 Vivado集成設計環境的啟動方法592.9 Vivado集成設計環境主界面602.10 Vivado設計主界面及功能632.10.1 流程處理主界面及功能632.10.2 工程管理器主界面及功能642.10.3 工作區窗口662.10.4 設計運行窗口672.11 Vivado支持的屬性68第 章 Vivado工程模式基本設計實現763.1 創建新的設計工程763.2 創建並添加一個新的設計文件803.3 RTL詳細描述和分析853.3.1 詳細描述的實現853.3.2 生成HDL例化模板873.4 設計綜合和分析893.4.1 綜合過程的關鍵問題893.4.2 設計綜合選項893.4.3 執行設計綜合923.4.4 綜合報告的查看963.5 設計行為級仿真973.6 創建實現約束1023.6.1 實現約束的原理1023.6.2 I/O規劃器功能1033.6.3 添加引腳約束1043.6.4 添加簡單的時鐘約束1093.7 設計實現和分析1113.7.1 設計實現原理1123.7.2 設計實現選項1123.7.3 設計實現及分析1173.7.4 靜態時序分析1233.8 設計時序仿真1263.9 生成編程文件1273.9.1 配置器件屬性1273.9.2 生成可編程文件1283.9.3 生成可編程文件選項1283.10 下載比特流文件到FPGA1303.11 生成並燒寫PROM文件132第 章 Vivado非工程模式基本設計實現1364.1 非工程模式基本命令和功能1364.1.1 非工程模式基本命令列表1364.1.2 典型Tcl腳本的使用1374.2 Vivado集成開發環境分析設計1384.2.1 啟動Vivado集成開發環境1384.2.2 打開設計檢查點的方法1394.3 修改設計路徑1394.4 設置設計輸出路徑1404.5 讀取設計文件1404.6 運行設計綜合1414.7 運行設計布局1424.8 運行設計布線1444.9 生成比特流文件1454.10 下載比特流文件145第 章 創建和封裝用戶IP核流程1485.1 Vivado定制IP流程1485.2 創建並封裝包含源文件的IP1495.2.1 創建新的用於創建IP的工程1495.2.2 設置定制IP的庫名和目錄1505.2.3 封裝定制IP的實現1515.3 調用並驗證包含源文件的IP設計1555.3.1 創建新的用於調用IP的工程1565.3.2 設置包含調用IP的路徑1565.3.3 創建基於IP的繫統1585.3.4 繫統行為級仿真1625.3.5 繫統設計綜合1655.3.6 繫統實現和驗證1665.4 創建並封裝不包含源文件的IP1665.4.1 創建網表文件1665.4.2 創建新的設計工程1675.4.3 設置定制IP的庫名和目錄1685.4.4 封裝定制IP的實現1685.5 調用並驗證不包含源文件的IP設計1695.5.1 創建新的用於調用IP的工程1695.5.2 設置包含調用IP的路徑1705.5.3 創建基於IP的繫統1705.5.4 繫統設計綜合171第 章 Vivado高級約束原理及實現1736.1 時序檢查概念1736.1.1 基本術語1736.1.2 時序路徑1736.1.3 建立和保持松弛1756.1.4 建立和保持檢查1766.1.5 恢復和去除檢查1796.2 時序約束概念1806.2.1 時鐘定義1806.2.2 時鐘組1866.2.3 I/O延遲約束1896.2.4 時序例外1926.3 生成時序報告2056.4 添加時序約束2126.4.1 時序約束策略12126.4.2 時序約束策略22146.5 物理約束原理2196.5.1 網表約束2196.5.2 布局約束2206.5.3 布線約束2216.6 布局約束實現2236.6.1 修改綜合屬性2246.6.2 布局約束方法2246.7 布線約束實現2276.7.1 手工布線2276.7.2 進入分配布線模式2286.7.3 分配布線節點2306.7.4 取消分配布線節點2306.7.5 完成並退出分配布線模式2306.7.6 鎖定LUT負載輸入2316.7.7 分支布線2316.7.8 直接約束布線2336.8 修改邏輯實現2336.9 配置約束原理2356.10 增量編譯2356.10.1 增量編譯流程2356.10.2 運行增量布局和布線2366.10.3 使用增量編譯2386.10.4 增量編譯高級分析240第 章 Vivado調試工具原理及實現2417.1 設計調試原理和方法2417.2 創建新的設計2427.2.1 創建新的FIFO調試工程2427.2.2 添加FIFO IP到設計中2437.2.3 添加頂層設計文件2467.2.4 使用HDL例化添加FIFO到設計中2477.2.5 添加約束文件2517.3 網表插入調試探測流程方法及實現2537.3.1 網表插入調試探測流程的方法2537.3.2 網表插入調試探測流程的實現2557.4 使用添加HDL屬性調試探測流程2617.5 使用HDL例化調試核調試探測流程2627.6 VIO原理及應用2677.6.1 設計原理2677.6.2 添加VIO核2687.6.3 生成比特流文件2717.6.4 下載並調試設計272第 章 Vivado部分可重配置原理及實現2748.1 可重配置導論2748.1.1 可重配置的概念2748.1.2 可重配置的應用2758.1.3 可重配置的特點2788.1.4 可重配置術語解釋2808.1.5 可重配置的要求2828.1.6 可重配置的標準2838.1.7 可重配置的流程2858.2 基於工程的部分可重配置實現2858.2.1 設計原理2858.2.2 建立可重配置工程2898.2.3 創建新的分區定義2918.2.4 添加新的可重配置模塊2928.2.5 設置不同的配置選項2948.2.6 定義分區的布局2988.2.7 執行DRC3018.2.8 實現個運行配置並生成比特流文件3028.2.9 實現第二個運行配置並生成比特流文件3048.2.10 實現第三個運行配置並生成比特流文件3048.2.11 實現第四個運行配置並生成比特流文件3058.2.12 下載不同運行配置的部分比特流3058.3 基於非工程的部分可重配置實現3078.3.1 查看腳本3078.3.2 綜合設計3098.3.3 實現個配置3108.3.4 實現第二個配置3158.3.5 驗證配置3178.3.6 生成比特流3178.3.7 部分重配置FPGA3188.4 部分重配置控制器PRC的原理及應用3208.4.1 部分重配置控制器原理3208.4.2 實現原理3248.4.3 創建和配置新的設計3258.4.4 添加ILA核3278.4.5 添加和設置PRC核3288.4.6 設置不同的配置選項3318.4.7 定義分區的布局3348.4.8 實現個運行配置並生成比特流文件3358.4.9 實現第二個運行配置並生成比特流文件3378.4.10 實現第三個運行配置並生成比特流文件3378.4.11 創建板支持包工程3388.4.12 創建應用程序工程3398.4.13 創建zynq_fsbl應用3438.4.14 創建啟動鏡像3438.4.15 從SD卡啟動引導繫統345第 章 Vivado HLS原理詳解3479.1 高級綜合工具概述3479.1.1 高級綜合工具的功能和特點3479.1.2 Vivado HLS工具的優勢3489.1.3 HLS中使用術語說明3499.1.4 從C中提取硬件結構3509.1.5 不同的命令對HLS綜合結果的影響3529.2 高級綜合工具調度和綁定3549.2.1 高級綜合工具調度3559.2.2 高級綜合工具綁定3559.3 C代碼的關鍵屬性3569.3.1 函數3579.3.2 類型3579.3.3 循環3649.3.4 數組3669.3.5 I/O端口3669.3.6 運算符3679.4 C代碼級和RTL級算法驗證3689.5 添加命令3709.6 延遲和吞吐量的概念3739.6.1 設計延遲3739.6.2 設計吞吐量3749.7 改善延遲3749.7.1 延遲最小化3749.7.2 用戶延遲的定義3759.7.3 循環的處理3779.8 改善吞吐量3809.8.1 數據流優化3819.8.2 流水線優化3849.9 性能瓶頸――數組3909.9.1 數組分割3919.9.2 數組重組3949.9.3 數據打包3959.10 改善面積和資源3969.10.1 綁定配置3969.10.2 分配命令3979.10.3 指定資源3979.10.4 函數內聯3989.10.5 循環合並和平坦化4019.10.6 映射數組4019.10.7 任意精度整數4039.11 I/O類型4049.11.1 組合和時序邏輯設計4049.11.2 Vivado HLS I/O選項4059.11.3 模塊級協議說明4089.11.4 端口級I/O協議4129.12 命令和編譯指示422第 章 Vivado HLS實現過程詳解42510.1 FIR濾波器不同語言的描述方式42510.1.1 C語言描述風格42510.1.2 C++語言描述風格42710.1.3 SystemC語言描述風格42810.2 Vivado HLS不支持的操作42910.3 測試平臺編碼43110.4 指針的使用43210.5 流的使用43710.6 支持庫43810.6.1 FFT43910.6.2 FIR44210.6.3 移位寄存器44610.6.4 線性算法庫44710.6.5 OpenCV庫44810.7 Vivado HLS數字繫統實現45310.7.1 基於HLS實現組合邏輯45310.7.2 基於HLS實現時序邏輯46810.7.3 基於HLS實現矩陣相乘476第 章 HDMI顯示屏驅動原理和實現49511.1 HDMI的發展歷史49511.2 HDMI視頻顯示接口定義49611.3 HDMI鏈路結構49711.4 HDMI鏈路時序要求49911.5 HDMI編碼算法50011.6 HDMI並行編碼數據轉換原理及實現50411.6.1 數據並行-串行轉換50511.6.2 三態並行-串行轉換器50511.6.3 OSERDESE2原語50511.6.4 TMDS信號轉換模塊50811.6.5 HDMI並行編碼數據轉換的實現50811.7 繫統整體設計結構510附錄 a7-edp-1開發板原理圖512

本書繫統地介紹了 linx新一代集成開發環境Vivado 2018的設計方法、設計流程和具體實現。全書共11章，內容包括 linx新一代UltraScale結構、Vivado集成設計環境導論、Vivado工程模式基本設計實現、Vivado非工程模式基本設計實現、創建和封裝用戶IP核流程、Vivado不錯約束原理及實現、Vivado調試工具原理及實現、Vivado部分可重配置原理及實現、Vivado HLS原理詳解、Vivado HLS實現過程詳解、HDMI顯示屏驅動原理和實現。 本書參考了 linx新一代的Vivado 2018設計套件設計資料，理論與應用並重，將 linx新一代的設計理論貫穿在具體的設計實現中。

何賓 著

"前 言全球知名的可編器件生產廠商——美國 linx公司，於2012年發布了新一代Vivado集成開發環境，使得新一代FPGA的設計環境和設計方法發生了重大變化。2014年年初， linx新一代UltraScale結構的FPGA也進入量產階段。這些都標志著未來在高性能數據處理方面（如人工智能、雲計算和物聯網等），FPGA將發揮越來越重要的作用。 linx新一代集成開發環境Vivado突出基於知識產權（Intellectual Properity，IP）核的設計方法，更加體現繫統級設計的思想，進一步增強了設計者對FPGA底層物理約束和時序約束能力，這樣設計者可以嘗試選擇不同的設計策略，然後評估在不同策略下的最終實現結果，從中找到很好的設計方案。Vivado設計套件所集成的高級綜合工具HLS，真正實現了從軟件算法到FPGA物理硬件實現的自動轉換，加速了算法模型的等