●第1章 緒論
1.1 JESD204B簡介
1.2 設計目標
1.3 本章小結
第2章 JESD204B收發器的功能、架構、端口描述
2.1 JESD204B協議概述
2.1.1 JESD204B收發器的繫統架構
2.1.2 JESD204B IP的架構
2.2 JESD204B控制器（數字協議部分）
2.3 異步FIFO
2.4 JESD204B收發器PHY的結構
2.5 JESD204B收發器的重要參數配置
2.6 本章小結
第3章 JESD204B發送端協議分析及設計實現
3.1 JESD204B發送端協議分析
3.1.1 傳輸層協議分析
3.1.2 加擾協議分析
3.1.3 加擾協議分析
3.1.4 確定性延遲
3.2 JESD204B發送端的數字電路設計
3.2.1 設計指標
3.2.2 整體架構設計
3.2.3 JESD204B發送機傳輸層設計
3.2.4 JESD204B發送機鏈路層功能電路設計
3.2.5 JESD204B發送機狀態控制器設計
3.2.6 SPI從機設計
3.2.7 時鐘數據接口規範
3.3 本章小結
第4章 JESD204B接收端協議分析及設計實現
4.1 JESD204B接收端協議分析
4.1.1 數據鏈路層
4.1.2 碼組同步
4.1.3 對齊字符插入
4.1.4 初始化通道對齊
4.1.5 確定性延遲
4.2 JESD204B接收端關鍵的數字電路設計
4.2.1 解擾器的設計原理及實現方案
4.2.2 Comma檢測器設計原理及實現方案
4.2.3 8B/10B解碼器設計原理及實現方案
4.2.4 解幀器的設計原理及實現方案
4.2.5 控制字符檢測與替換的設計原理及實現方案
4.2.6 多通道對齊及確定性延遲的設計原理及實現方案
4.2.7 控制器狀態機的設計原理及實現方案
4.3 本章小結
第5章 JESD204B高速串行發送機設計
5.1 繫統架構
5.2 電路實現
5.3 本章小結
第6章 JESD204B高速串行接收機設計
6.1 繫統架構
6.2 自適應CTLE
6.3 采樣電路
6.3.1 采樣電路結構
6.3.2 偏置電流模塊
6.3.3 差模放大
6.4 非線性均衡器DFE
6.5 時鐘恢復器
6.5.1 CDR繫統簡介
6.5.2 CDR具體分析及實現
6.5.3 CDR建模
6.6 本章小結
第7章 繫統仿真結果
7.1 控制器仿真結果
7.1.1 擾碼有效
7.1.2 SPI讀寫操作
7.1.3 兩條通道發送不同數據
7.1.4 多芯片同步
7.1.5 環路測試
7.1.6 多芯片同步異常測試
7.1.7 正常發送功能
7.1.8 可測試性設計的驗證
7.1.9 極限速率的測試
7.2 時鐘仿真結果
7.3 接收機仿真結果
7.4 本章小結
第8章 結論

最近幾年，我國相控陣雷達繫統對超高度數據轉換器（ADDA）芯片提出了明確的需求，為了支撐星載ADDA與FPGA、DSP等算法處理芯片之間的超高速互聯，國內許多研究機構都參與到了具有確定性延遲的SerDes接口芯片研制工作中。首先，本書研究JESD204B協議的基本內容，整理其關鍵技術，分析204B控制器的確定性延遲機制，探討收發器PHY的繫統結構和重要的參數設置。其次，本書分別針對發送端和接收端，詳細分析和描述JESD204B控制器的協議與數字電路設計實現。然後，本書基於55mm1p7m_RF工藝，采用數模混合設計完成了JESD204B收發器PHY的電路設計實現，重點詳述了發送機中的串行化器和終端檢測、接收機的自適應連續時間均衡器、離散時間判決反饋均衡器以及解串器設計。最後，本書介紹了基於混合信號的JESD204B收發器的繫統仿真方案和關鍵仿真結果。 本書可供微電子、集成電路、通信等

唐枋,李世平,陳卓 著