●章 EDA技術概述1.1 EDA技術及發展1.2 EDA設計流程1.2.1 設計準備1.2.2 設計輸入1.2.3 設計處理1.2.4 設計校驗1.2.5 器件編程1.2.6 器件測試和設計驗證1.3 硬件描述語言1.3.1 VHDL1.3.2 Verilog HDL1.3.3 AHDL1.4 可編程邏輯器件1.5 常用EDA工具1.5.1 設計輸入編輯器1.5.2 仿真器1.5.3 HDL綜合器1.5.4 適配器（布局布線器）1.5.5 下載器（編程器）本章小結思考題和習題1第2章 EDA工具軟件的使用方法2.1 Quartus II軟件的主界面2.2 Quartus II的圖形編輯輸入法2.2.1 編輯輸入圖形設計文件2.2.2 編譯設計文件2.2.3 仿真設計文件2.2.4 編程下載設計文件2.3 Quartus II宏功能模塊的 使用方法2.3.1 設計原理2.3.2 編輯輸入頂層設計文件2.3.3 仿真頂層設計文件2.3.4 圖形文件的轉換2.4 嵌入式邏輯分析儀的使用方法2.4.1 打開SignalTap II編輯窗口2.4.2 調入節點信號2.4.3 參數設置2.4.4 文件存盤2.4.5 編譯與下載2.4.6 運行分析2.5 嵌入式鎖相環的設計方法2.5.1 嵌入式鎖相環的設計2.5.2 嵌入式鎖相環的仿真2.5.3 使用嵌入式邏輯分析儀觀察嵌入式鎖相環的設計結果2.6 設計優化2.6.1 面積與速度的優化2.6.2 時序約束與選項設置2.6.3 Fitter設置2.7 Quartus II的RTL閱讀器本章小結思考題和習題2第3章 VHDL3.1 VHDL設計實體的基本結構3.1.1 庫、程序包3.1.2 實體3.1.3 結構體3.1.4 配置3.1.5 基本邏輯器件的VHDL描述3.2 VHDL語言要素3.2.1 VHDL文字規則3.2.2 VHDL數據對像3.2.3 VHDL數據類型3.2.4 VHDL的預定義數據類型3.2.5 IEEE預定義的標準邏輯位和矢量3.2.6 用戶自定義數據類型方式3.2.7 VHDL操作符3.2.8 VHDL的屬性3.3 VHDL的順序語句3.3.1 賦值語句3.3.2 流程控制語句3.3.3 WAIT語句3.3.4 ASSERT（斷言）語句3.3.5 NULL（空操作）語句3.4 並行語句3.4.1 PROCESS（進程）語句3.4.2 塊語句3.4.3 並行信號賦值語句3.4.4 子程序和並行過程調用語句3.4.件例化（COMPONENT）語句3.4.6 生成語句3.5 VHDL的庫和程序包3.5.1 VHDL庫3.5.2 VHDL程序包3.6 VHDL設計流程3.6.1 編輯VHDL源程序3.6.2 設計8位計數顯示譯碼電路頂層文件3.6.3 編譯頂層設計文件3.6.4 仿真頂層設計文件3.6.5 下載頂層設計文件3.7 VHDL仿真3.7.1 VHDL仿真支持語句3.7.2 VHDL測試平臺軟件的設計本章小結思考題和習題3第4章 Verilog HDL4.1 Verilog HDL設計模塊的基本結構4.1.1 模塊端口定義4.1.2 模塊內容4.2 Verilog HDL的詞法4.2.1 空白符和注釋4.2.2 常數4.2.3 字符串4.2.4 關鍵詞4.2.5 標識符4.2.6 操作符4.2.7 Verilog HDL數據對像4.3 Verilog HDL的語句4.3.1 賦值語句4.3.2 條件語句4.3.3 循環語句4.3.4 結構聲明語句4.3.5 語句的順序執行與並行執行4.4 不同抽像級別的Verilog HDL模型4.4.1 Verilog HDL的門級描述4.4.2 Verilog HDL的行為級描述4.4.3 用結構描述實現電路繫統設計4.5 Verilog HDL設計流程4.5.1 編輯Verilog HDL源程序4.5.2 設計BCD加法器電路頂層文件4.5.3 編譯頂層設計文件4.5.4 仿真頂層設計文件4.5.5 下載頂層設計文件4.6 Verilog HDL仿真4.6.1 Verilog HDL仿真支持語句4.6.2 Verilog HDL測試平臺軟件的設計本章小結思考題和習題4第5章 常用EDA工具軟件5.1 ModelSim5.1.1 ModelSim的圖形用戶交互方式5.1.2 ModelSim的交互命令方式5.1.3 ModelSim的批處理工作方式5.1.4 ModelSim與Quartus II的接口5.1.5 在Quartus II 13.0中使ModelSim仿真5.2 基於MATLAB/DSP Builder 的DSP模塊設計5.2.1 設計原理5.2.2 建立MATLAB設計模型5.2.3 MATLAB模型仿真5.2.4 Signal Compiler使用方法5.2.5 使用ModelSim仿真5.2.6 DSP Builder的層次設計5.3 Qsys繫統集成軟件5.3.1 Qsys的硬件開發5.3.2 Qsys繫統的編譯與下載5.4 Nios II嵌入式繫統開發軟件5.4.1 Nios II的硬件開發5.4.2 生成Nios II硬件繫統5.4.3 Nios II繫統的調試5.4.4 Nios II的常用組件與編程5.4.5 基於Nios II的Qsys繫統應用本章小結思考題和習題5第6章 可編程邏輯器件6.1 PLD的基本原理6.1.1 PLD的分類6.1.2 陣列型PLD6.1.3 現場可編程門陣列FPGA6.1.4 基於查找表（LUT）的結構6.2 PLD的設計技術6.2.1 PLD的設計方法6.2.2 在繫統可編程技術6.2.3 邊界掃描技術6.3 PLD的編程與配置6.3.1 CPLD的ISP方式編程6.3.2 使用PC的並口配置FPGA6.4 Altera公司的PLD繫列產品簡介6.4.1 Altera高端Stratix FPGA繫列6.4.2 Altera中端FPGA的Arria繫列6.4.3 Altera低成本FPGA的Cyclone繫列6.4.4 Altera SoC FPGA繫列6.4.5 Altera低成本MAX繫列6.4.6 Altera硬件拷貝HardCopy ASIC繫列本章小結思考題和習題6第7章 EDA技術的應用7.1 組合邏輯電路設計應用7.1.1 運算電路設計7.1.2 編碼器設計7.1.3 譯碼器設計7.1.4 數據選擇器設計7.1.5 數據比較器設計7.1.6 ROM的設計7.2 時序邏輯電路設計應用7.2.1 觸發器設計7.2.2 鎖存器設計7.2.3 移位寄存器設計7.2.4 計數器設計7.2.5 隨機讀寫存儲器RAM的設計7.3 基於EDA的數字繫統設計7.3.1 計時器的設計7.3.2 萬年歷的設計7.3.3 8位十進制頻率計設計本章小結思考題和習題7附錄A Altera DE2開發板使用方法278A.1 Altera DE2開發板的結構A.2 DE2開發板的實驗模式與目標芯片的引腳連接A.3 DE2開發板實驗的操作A.3.1 編輯A.3.2 編譯A.3.3 仿真A.3.4 引腳鎖定A.3.5 編程下載A.3.6 硬件驗證A.4 DE2開發板的控制嵌板A.4.1 打開控制嵌板A.4.2 設備檢測附錄B Quartus II的宏函數和強函數B.1 宏函數B.2 強函數參考文獻
