了得網研究生_FPGA現代數字繫統設計及應用高等學校電子信息類專業繫列教材

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FPGA現代數字繫統設計及應用高等學校電子信息類專業繫列教材
該商品所屬分類：研究生 -> 工學
【市場價】	172-251元
【優惠價】	108-157元
【作者】	張德學，張小軍，郭華，陳新華　編著
【所屬類別】	圖書教材研究生/本科/專科教材工學
【出版社】	清華大學出版社
【ISBN】	9787302388562
【折扣說明】	一次購物滿999元台幣免運費+贈品一次購物滿2000元台幣95折+免運費+贈品一次購物滿3000元台幣92折+免運費+贈品一次購物滿4000元台幣88折+免運費+贈品
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內容介紹

開本：16開

紙張：膠版紙

包裝：平裝

是否套裝：否

國際標準書號ISBN：9787302388562

作者：張德學，張小軍,，郭華,，陳新華編著

出版社：清華大學出版社

出版時間：2015年06月

編輯推薦

《FPGA現代數字繫統設計及應用》根據作者多年的教學經驗與工程實踐編寫，內容涉及大規模復雜繫統的設計、驗證及FPGA實現的全部過程，詳細演示了FPGA繫統設計的各項技術，有利於讀者快速動手實踐，對電子信息類學生繫統掌握現代數字繫統設計有重要的參考價值。《FPGA現代數字繫統設計及應用》配有教學課件（PPT）和源文件等教輔資源，下載地址為清華大學出版社網站本書頁面。

內容簡介

隨著EDA技術和工具的發展，現代數字繫統的設計思想、設計工具和實現方式均發生了深刻的變化，基本設計流程主要包括：硬件描述語言(HDL)輸入；仿真驗證設計功能；將HDL綜合為門級網表；靜態時序分析驗證時序；後端ASIC或者FPGA實現。驗證方法學、低功耗設計也是熱點問題。隨著繫統規模增大，將整個繫統在單片繫統上實現(即片上繫統，SoC)已逐漸成為主流。張德學、張小軍、郭華著的《FPGA現代數字繫統設計及應用(電子科學與技術高等學校電子信息類專業繫列教材)》根據工程實踐與教學經驗，采用*參考流程，指導讀者完成大規模復雜繫統的設計、驗證和FPGA實現。本書注重實踐，配套教學 PPT與全部實例代碼，詳細演示各項技術，指導讀者動手操作，對電子信息類學生繫統掌握現代數字繫統沒計有重要的參考價值。

作者簡介

張德學：2006年獲中國科學技術大學電路與繫統專業博士學位，2011－2014年在復旦大學專用集成電路與繫統國家重點實驗室做博士後。2011年，主導設計的“32位嵌入式SoC安全家電網關芯片”流片測試成功。長期工作在教學與科研線，主講
“EDA技術與應用”、“SoC設計方法學”等課程。

第1章現代數字繫統設計簡介
1.1 現代數字繫統設計流程
1.2 FPGA／CPLD原理
1.2.1 乘積項技術原理
1.2.2 CPLD原理
1.2.3 查找表技術原理
1.2.4 FPGA原理
1.2.5 FPGA與CPLD簡要比較
1.3 商用FPGA／cPLD器件簡介
第2章Verilog標準與基本語法
2.1 Verilog HDL發展歷史
2.2 Verilog IEEE Standard 1364—1995標準基本語法
2.2.1 標識符

第1章現代數字繫統設計簡介

1.1 現代數字繫統設計流程

1.2 FPGA／CPLD原理

    1.2.1 乘積項技術原理

    1.2.2 CPLD原理

    1.2.3 查找表技術原理

    1.2.4 FPGA原理

    1.2.5 FPGA與CPLD簡要比較

1.3 商用FPGA／cPLD器件簡介

第2章Verilog標準與基本語法

2.1 Verilog HDL發展歷史

2.2 Verilog IEEE Standard 1364—1995標準基本語法

    2.2.1 標識符

    2.2.2 注釋

    2.2.3 四值邏輯

    2.2.4 數字表達

    2.2.5 字符串

    2.2.6 數據類型

    2.2.7 內建基本門

    2.2.8 連續賦值assign語句

    2.2.9 過程賦值initial和always語句

    2.2.10 運算

    2.2.11 if語句

    2.2.12 case、casex和casez語句

    2.2.13 循環控制語句

    2.2.14 編譯指示語句

    2.2.15 時延

    2.2.16 繫統任務

    2.2.17 function與task

    2.2.18 參數

2.3 Verilog IEEE Standard 1364更新標準重要特性簡介

    2.3.1 敏感列表

    2.3.2 名維舯組

2.4 Verilog建模

    2.4.1 可綜合與不可綜合語法

    2.4.2 層次化和模塊化設計方法

2.5 Velilog代碼書寫

    2.5.1 Verilog代碼編寫推薦工具

    2.5.2 Verilog模塊基本結構

    2.5.3 實例化方法

    2.5.4 層次命名

2.6 簡單Testbench設計

    2.6.1 組合電路Testbentch基本結構

    2.6.2 時序電路Testbentch基本結構

    2.6.3 文本界面的TestbencFl

2.7 Verilog實例

    2.7.1 Lbl：門級電路設計與仿真

    2.7.2 Lab2：簡單時序電路設計與仿真

    2.7.3 Lab3：文本界面的Testbenc：h

    2.7.4 Lab4：3 8譯碼器

    2.7.5 Lab5：全加器

    2.7.6 Lab6：計數器

2.8 Verilog常見問題

    2.8.1 數字仿真器基本原理

    2.8.2 阻塞賦值與非阻塞賦值

    2.8.3 $display、$strobe和$monitor比較

    2.8.4 #0延時

    2.8.5 競爭條件

    2.8.6 仿真與綜合對部分語法的不同理解.

    2.8.7 雙向端口的仿真

    2.8.8 組合邏輯回環

    2.8.9 timescale問題

第3章 Modelsim仿真

3.1 仿真簡介

3.2 Modelsim簡介

3.3 Modelsim使用方式

    3.3.1 命令行方式

    3.3.2 腳本方式

    3.3.3 qverilog單步執行方式

3.4 繫統任務

3.5 VCD輸出

3.6 SDF標注

3.7 測試覆蓋率

第4章Verdi使用

4.1 Verdi簡介

4.2 Modelsim與Verdi聯合調試流程

4.3 FsDB格式波形導出

4.4 Verdi使用實例

第5章QIllartusⅡ使用

5.1 QuartusⅡ簡介

5.2 FPGA開發流程

    5.2.1 流程簡介

    5.2.2 創建項目

    5.2.3 設置約束

    5.2.4 綜合適配

    5.2.5 下載驗證

5.3 功能仿真與時序仿真

第6章 TimeQuest時序分析

6.1 時序簡介

6.2 動態時序分析與靜態時序分析

6.3 基本時序分析模型

6.4 SDC簡介

6.5 時序約束與時序分析技術

    6.5.1 時鐘約束

    6.5.2 輸入延時

    6.5.3 輸出延時

    6.5.4 組合邏輯延時

6.6 TimeQuest工具簡介

6.7 TimeQuest使用

    6.7.1 TimeQuest使用流程

    6.7.2 TimelQuest使用舉例

6.8 時序例外的約束與分析

    6.8.1 false path

    6.8.2 multicycle path多周期路徑

    6.8.3 set_max_delay和set min delay

第7章synpIjfy Pr0使用

7.1 Synplify工具簡介

7.2 QuartusⅡ與Synplify Pro聯合使用流程

    7.2.1 Synplify Pro與QuartusⅡ獨立運行

    7.2.2 QuartusⅡ中調用Synplify Pro

    7.2.3 Synplify Pro中調用QuartusⅡ

第8章 Verjlog高級設計

8.1 編碼風格

    8.1.1 避免生成多餘1atch

    8.1.2 資源共享

    8.1.3 避免同時使用時鐘雙沿

8.2 編碼風格檢查

8.3自檢測Testtlench設計

8.4 FSM設計

    8.4.1 FSM分類

    8.4.2 兩段式FSM設計

    8.4.3 三段式FSM設計

    8.4.4 FSM狀態編碼

8.5 多時鐘域設計

    8.5.1 亞穩態

    8.5.2 2DFF同步器

    8.5.3 Open Loop與Closed—Loop同步器

    8.5.4 多個控制信號的同步電路設計

    8.5.5 數據信號的同步電路設計

8.6 復位信號處理

8.7 PLI／VPI編程

    8.7.1 仿真器擴展接口發展歷史

    8.7.2 VPI簡介

    8.7.3 注冊systf

    8.7.4 VPI實例1：繫統任務hello

    8.7.5 回調callbacks

    8.7.6 VPI實例2：繫統函數random

    8.7.7 object存取方法

    8.7.8 VPI實例3：顯示所有nets

第9章低功耗設計

9.1 功耗來源

9.2 基於FPGA的功耗估算

9.3 低功耗設計方法

    9.3.1 門控時鐘

    9.3.2 操作數隔離

9.4 工具選項

第10章 SoPC繫統

10.1 SOPC概念

10.2 SOPC Builder簡介

10.3 Avalon總線

10.4 NiosⅡ處理器簡介

10.5 SOPC開發流程

10.6 SOPC小繫統硬件開發

10.7 NiosⅡ軟件開發

    10.7.1 NiosⅡ軟件開發簡介

    10.7.2 NiosⅡIDE使用流程：LED實例

10.8 基於NiosⅡ的SOPC繫統上μCLinux移植

    10.8.1 硬件設計

    10.8.2 軟件開發環境

    10.8.3 NiosⅡ交叉開發工具鏈的構建

    10.8.4 硬件信息傳遞

    1O.8.5 內核與應用程序配置

    10.8.6 繫統測試

    10.8.7 網絡應用

10.9 Avalon總線IP核的開發

    10.9.1 Avalon總線功能模型

    10.9.2 Avalon總線IP核開發基本框架

    10.9.3 Avalon總線IP核仿真

    10.9.4 Avalon總線IP核集成

    10.9.5 Avalon總線IP核測試

10.10 u-boot移植與使用

    10.10.1 u-bOOt移植

    10.10.2 u-boot使用

第11章綜合設計：基於0Rl200的SoC繫統構建.

11.1 wishbone總線

11.2 構建基於ORl200的小SoC繫統

    11.2.1 繫統硬件框圖

    11.2.2 部件簡介

    11.2.3 繫統構建

    11.2.4 or32交叉開發工具鏈

    11.2.5 軟件開發

    11.2.6 繫統軟硬件聯合仿真

11.3 基於wishbone總線的IP核開發

    11.3.1 wishbone總線功能模型

    11.3.2 wishbone總線IP核開發基本框架-

    11.3.3 wishbone總線IP核仿真

    11.3.4 Wishbone總線IP核集成

    11.3.5 Wishbone總線IP核測試

11.4 構建基於0R1200的實用SoC繫統

    11.4.1 繫統硬件框圖

    11.4.2 uartl6550

    11.4.3 flash控制器

    11.4.4 sdram控制器

    11.4.5 u-boot移植

    11.4.6 dm9000a網絡接口

    11.4.7 Linux移植

附錄rtI_to——gate工具

參考文獻

前言

隨著EDA技術和工具的發展，現代數字繫統的設計思想、設計工具和實現方式均發生了深刻的變化，繫統規模不斷增大，片上繫統(SoC)已逐漸成為設計主流。本書根據工程實踐與教學經驗，采用主流工具與參考流程，幫助讀者完成大規模復雜繫統的設計、驗證和FPGA實現。
本書在章節安排上，盡量按照現代數字繫統開發流程和由淺入深的學習順序來安排，讓讀者先了解FPGA器件原理，再學習基本的Verilog語法，采用Modelsim工具仿真調試，然後用Quartus Ⅱ工具綜合適配，生成FPGA配置信息流，並將其下載到FPGA開發板上驗證。基本流程掌握後，可進一步學習Verdi工具，提高調試效率；使用TimeQuest時序約束與分析工具，評估設計的性能。工具都熟悉後，可再學習有限狀態機設計方法，自檢測Testbench設計方法，測試覆蓋率分析方法，理解多種良好的編碼風格，了解功耗來源構成和低功耗設計方法等。隨後可學習基於NiosⅡ的SOPC繫統開發過程，以及自定制IP核的設計與集成。後的綜合設計中，詳細介紹了基於OR1200的SoC繫統設計過程，包括繫統架構、硬件搭建、軟件開發、軟硬件聯合仿真、FPGA實現、uboot移植、Linux移植等，從小繫統開始，逐步添加功能模塊，成為較為實用的SoC繫統，是較好的SoC繫統開發示範。
全書章節安排如下：
第1章介紹了現代數字繫統設計流程、FPGA/CPLD器件原理和商用FPGA/CPLD器件。

隨著EDA技術和工具的發展，現代數字繫統的設計思想、設計工具和實現方式均發生了深刻的變化，繫統規模不斷增大，片上繫統(SoC)已逐漸成為設計主流。本書根據工程實踐與教學經驗，采用主流工具與參考流程，幫助讀者完成大規模復雜繫統的設計、驗證和FPGA實現。

本書在章節安排上，盡量按照現代數字繫統開發流程和由淺入深的學習順序來安排，讓讀者先了解FPGA器件原理，再學習基本的Verilog語法，采用Modelsim工具仿真調試，然後用Quartus Ⅱ工具綜合適配，生成FPGA配置信息流，並將其下載到FPGA開發板上驗證。基本流程掌握後，可進一步學習Verdi工具，提高調試效率；
使用TimeQuest時序約束與分析工具，評估設計的性能。工具都熟悉後，可再學習有限狀態機設計方法，自檢測Testbench設計方法，測試覆蓋率分析方法，理解多種良好的編碼風格，了解功耗來源構成和低功耗設計方法等。隨後可學習基於NiosⅡ的SOPC繫統開發過程，以及自定制IP核的設計與集成。後的綜合設計中，詳細介紹了基於OR1200的SoC繫統設計過程，包括繫統架構、硬件搭建、軟件開發、軟硬件聯合仿真、FPGA實現、uboot移植、Linux移植等，從小繫統開始，逐步添加功能模塊，成為較為實用的SoC繫統，是較好的SoC繫統開發示範。

全書章節安排如下：

第1章介紹了現代數字繫統設計流程、FPGA/CPLD器件原理和商用FPGA/CPLD器件。

第2章介紹了Verilog標準與基本語法、Testbench設計方法、仿真器工作原理，並列舉了一些設計實例，介紹了設計中的常見問題。

第3章介紹了Modelsim仿真工具，主要采用命令行和腳本方式，並介紹了VCD輸出、測試覆蓋率相關操作。

第4章介紹了Verdi工具，以及如何與Modelsim聯合調試等問題。

第5章介紹了Quartus Ⅱ工具使用、FPGA開發流程，以及如何進行功能仿真與時序仿真。

第6章介紹了時序約束與時序分析概念，以及TimeQuest工具使用。

第7章介紹了Synplify Pro工具使用。

第8章介紹了部分Verilog高級設計，包括編碼風格、自檢測Testbench設計、FSM設計、多時鐘域設計，以及PLI編程。

第9章介紹了功耗來源、功耗估算方法，以及常見的低功耗設計方法。

第10章介紹了基於NiosⅡ的SOPC繫統設計，從繫統搭建到μCLinux操作繫統移植，並介紹了如何進行IP核開發與集成。

第11章介紹了基於OR1200的SoC繫統設計過程，采用“OR1200 CPU Wishbone總線其他功能模塊”結構，從構建基本平臺開始，逐步添加外圍模塊，並移植了uboot和Linux繫統，終實現了功能較為完備的實用SoC繫統。

本書配套教學PPT與全部實例代碼，以便於教師教學及學生練習。

本書可用作EDA技術與應用、SOPC繫統設計、SoC設計方法學等課程的參考教材。EDA技術與應用課程可重點講解第1、2、3、5、6、8章，SOPC繫統設計課程可重點講解第3、4、6、8、9、10章，SoC設計方法學課程可重點講解第3、4、6、8、9、11章。

本書注重實踐，配套教學PPT與全部實例代碼，詳細演示各項技術，指導讀者動手操作，對電子信息類學生繫統地掌握現代數字繫統設計有一定幫助。

全書行文力求簡潔實用，閱讀過程中，可能需要讀者查閱相關標準、規範文檔。

本書撰寫中，直接或間接引用了不少專家、學者的文獻，以及EDA廠商的培訓教材等，它們精闢的分析、簡明的風格，讓作者受益匪淺，在此表示感謝！書中引用處已做了說明，疏漏之處敬請諒解。

全書由張德學博士、張小軍博士、郭華博士編寫，王維克、肖風玉檢驗了全書實例，提出了修改意見，並對文字描述、圖片做了一些修正，陳新華教授審校了全書。全書由張德學負責統稿。

作者教學、實踐經驗尚淺，加之水平有限，謬誤和疏漏之處在所難免，敬請讀者指正，聯繫方式dxzhang@ustc.edu。

張德學

2015年1月

書摘插畫

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