目錄

第1章現代數字繫統設計概論

1.1概述

1.2數字繫統的層次化結構

1.2.1開關電路級的基礎——CMOS反相器

1.2.2邏輯級的門電路

1.2.3寄存器傳輸級的有限狀態機

1.2.4數字繫統的繫統級構成

1.2.5復雜繫統的算法級設計

1.3數字繫統設計的描述方法

1.3.1原理圖設計

1.3.2程序設計法

1.3.3IP模塊的使用

1.3.4基於模型的設計技術

1.3.5高層次綜合——HLS設計

1.3.6腳本設計技術

1.4IP技術

1.4.1IP知識產權模塊

1.4.2IP模塊的種類與應用

1.4.3片上繫統和IP核復用

1.5全可編程FPGA/SoC實現智能化繫統

1.5.1軟件智能化和硬件化

1.5.2在線可重構技術

1.5.3可重配置加速堆棧

1.5.4自適應計算加速平臺

本章小結

習題

第2章可編程邏輯器件

2.1概述

2.1.1可編程邏輯器件概述

2.1.2可編程邏輯器件分類

2.2CPLD的結構和工作原理

2.2.1簡單可編程邏輯器件原理

2.2.2CPLD的結構和工作原理

2.3FPGA的結構和工作原理

2.3.1SRAM查找表類型

2.3.2反熔絲多路開關類型

2.4邏輯級FPGA的結構和工作原理

2.4.1可編程邏輯

2.4.2可編程互連線

2.4.3可編程I/O

2.5繫統級FPGA的結構和工作原理

2.5.1片上存儲器及接口

2.5.2數字時鐘管理

2.5.3時鐘資源

2.5.4繫統級I/O

2.6平臺級FPGA的結構和工作原理

2.6.1DSP模塊

2.6.2高速串行接口

2.7全可編程FPGA的特性和結構

2.7.1采用統一的7繫列架構

2.7.2高性能和低功耗結合的工藝

2.8ASIC架構的UltraScale繫列

2.8.1UltraScale架構

2.8.2SSI互連技術

2.9FPGA的配置

2.9.1編程原理簡介

2.9.2編程模式

2.9.3典型的配置電路

2.9.4編程流程

2.9.5部分重配置

本章小結

習題

第3章Verilog硬件描述語言

3.1硬件描述語言概述

3.1.1硬件描述語言特點

3.1.2層次化設計

3.2Verilog HDL程序的基本結構

3.2.1模塊結構分析

3.2.2模塊的實例化

3.3Verilog HDL詞法、數據類型和運算符

3.3.1詞法約定

3.3.2數據類型

3.3.3運算符

3.4Verilog HDL行為語句

3.4.1賦值語句

3.4.2順序塊和並行塊語句

3.4.3結構說明語句

3.4.4條件語句

3.4.5循環語句

3.4.6繫統任務和繫統函數

3.4.7編譯預處理命令

3.4.8Verilog HDL可綜合設計

3.5Verilog HDL設計舉例

3.5.1組合電路設計

3.5.2時序電路設計

3.5.3數字繫統設計

3.5.4數碼管掃描顯示電路

3.5.5LED通用異步收發電路設計

3.6Testbench文件與設計

本章小結

習題

第4章Vivado設計工具

4.1Vivado工具概述

4.1.1單一的、共享的、可擴展的數據模型

4.1.2標準化XDC約束文件——SDC

4.1.3多維度分析布局器

4.1.4IP封裝器、集成器和目錄

4.1.5Vivado HLS 

4.1.6其他特性

4.1.7TCL特性

4.1.8Vivado按鍵流程執行設計項目

4.2Vivado設計流程

4.2.1創建工程

4.2.2功能仿真

4.2.3RTL級分析

4.2.4綜合設計

4.2.5分配引腳和時序

4.2.6設計實現

4.2.7生成bit文件

4.2.8下載

4.3產生IP集成器子繫統設計

4.3.1產生IP集成器模塊設計

4.3.2定制IP

4.3.3完成子繫統設計

4.3.4產生IP輸出產品

4.3.5例示IP到設計中

4.4硬件診斷

4.4.1設計診斷概述

4.4.2Vivado邏輯診斷IP核

4.4.3HDL例示法添加ILA核

4.4.4繫統內診斷uart_led設計

4.4.5網表插入法添加診斷核

4.4.6添加VIO診斷核

本章小結

習題

第5章數字繫統的高級設計與綜合

5.1Verilog編程風格

5.1.1邏輯推理

5.1.2陷阱

5.1.3設計組織

5.1.4針對Xilinx FPGA的HDL編碼

5.2綜合優化

5.2.1速度與面積

5.2.2資源共享

5.2.3流水線、重新定時和寄存器平衡

5.2.4有限狀態機編譯

5.3數字繫統的同步設計

5.3.1同步設計基本原理

5.3.2建立和保持時間

5.3.3時序例外約束

5.3.4同步設計中的異步問題

5.4數字繫統的綜合

5.4.1數字繫統綜合概述

5.4.2繫統級綜合

5.4.3高級綜合

5.4.4寄存器傳輸級綜合

5.4.5邏輯級綜合

本章小結

習題

第6章綜合設計實例

6.1實例一： 鍵盤輸入電路設計

6.1.1PS/2通信協議

6.1.2PS/2接口設計

6.1.3鍵盤輸入程序

6.2實例二： VGA顯示電路設計

6.2.1設計任務

6.2.2原理分析與繫統方案

6.2.3彩條顯示

6.2.4Logo的VGA顯示

6.3實例三： 俄羅斯方塊遊戲設計

6.3.1繫統組成

6.3.2數據通道

6.3.3

6.3.4按鍵輸入處理模塊

6.3.5顯示部分

6.4實例四： 五子棋人機對弈遊戲設計

6.4.1gobang_top

6.4.2gobang_datapath

6.4.3gobang_logic

6.4.4gobang_strategy

6.4.5score_calculater

6.4.6win_checker

6.4.7輸出顯示

習題

附錄AEGO1用戶手冊

A.1概述

A.2FPGA

A.3板卡供電

A.4繫統時鐘

A.5FPGA配置

A.6通用I/O接口

A.6.1按鍵

A.6.2開關

A.6.3LED

A.6.4七段數碼管

A.7VGA接口

A.8音頻接口

A.9USBUART/JTAG接口

A.10USB轉PS2接口

A.11SRAM接口

A.12模擬電壓輸入

A.13DAC輸出接口

A.14藍牙模塊

A.15通用擴展I/O

附錄BVerilog HDL(IEEE 1364—2001)關鍵詞表及說明

參考文獻

前言
由Xilinx公司發明的FPGA技術，按照摩爾定律已經歷了30多年的發展歷程。它的可編程特性使其成為電子產品設計和驗證不可或缺的手段，在數字信號處理(DSP)繫統和嵌入式繫統等設計領域也得到日益廣泛的應用。為了適應迅速發展的技術進步，培養符合新時代要求的合格人纔，近年來大學教育利用FPGA的可編程特性進行了廣泛的探索，也取得了令人矚目的成果，例如得到*認可的口袋實驗板，以及貫穿式教育和工程實訓等教改措施。
根據近期在多個大學進行數字繫統和嵌入式繫統工程實訓的經歷，結合國家對新型人纔培養的要求，以及根據讀者對利用FPGA設計現代數字繫統的需求，選取目前流行的FPGA器件、設計工具和設計語言編寫了此書。作為教程本書選用Xilinx公司7繫列全可編程FPGA，2017x版本的Vivado設計工具，以及在許多大學得到廣泛應素公司開發的EGO1開發板，作為學生的口袋實驗板隨身攜帶，不僅可以使設計項目在FPGA硬件上運行，也可以通過實驗驗證、理解和運用所學知識。
Verilog HDL是設計者們喜愛的語言，與VHDL相比，更代碼，更接近C語言，適合有C語言基礎的讀者學習，因此被業界廣泛使用，也為本書所采用。
本書是在《FPGA現代數字繫統設計》基礎上，結合高校教學需求改編而成。全書共6章。
第1章介紹現代數字繫統設計概論，包括現代數字繫統層次化的設計概念、多種描述方法和IP、SoC概念。本章使初學者對現代數字繫統設計有一個整體的認識。
第2章介紹歷代FPGA器件的結構特點、硬件資源和配置方法，為進一步的設計和優化奠定必要的器件基礎。
第3章介紹Verilog HDL的基本語法和設計實例，是全書的設計語言基礎教程。
第4章介紹Vivado工具編程、仿真、綜合和實現的設計流程，以及測試診斷工具和IP集成工具等。
第5章比較深入地介紹了高級設計與綜合技術，包括Verilog HDL的編程風格、綜合優化、同步設計、高級綜合與繫統綜合。本章介紹了較復雜數字繫統的重要設計知識與設計技巧。
第6章針對通常的數字繫統設計給出四個綜合設計實例。
為了方便讀者，本書編寫了Verilog HDL手冊、EGO1開發板資料和參考文獻供查閱。
本書具有如下三個特點： 
1. 內容完整，包含設計理論、器件知識、設計語言、基本設計工具，還包括高級設計與綜合技術和綜合設計實例。為初學者提供了完整的學習內容和豐富的參考資料。
2. 注重讀者的認識規律，由淺入深，循序漸進，既有深入的內容，又使初學者能很快入門； 既有數字技術的理論知識，又有指導實踐的實驗實例。
3. 書中涉及的所有程序均已經過調試，在教學過程中可以放心地使用和驗證。在應用時，請注意讀者的開發板的繫統時鐘頻率和復位信號極性可能不一致帶來的問題。
當然，現代數字繫統設計涉及廣泛和深入的知識，不可能在一門課程中全部解決。我們希望能幫助初學者盡快入門，更深入的研究和專門的設計知識可在後續課程和設計實踐中不斷積累和完善。現代數字繫統設計對理論和實踐的綜合要求都是比較高的，建議使用本書的老師在介紹基本的設計基礎後，盡量安排學生通過實驗來發現和解決更多的問題，以提高實踐能力。

由於FPGA技術發展迅速，設計工具的版本每年都有若干次更新，作者水平有限，編寫時間倉促，書中的疏漏之處請讀者予以指正。 
感謝清華大學出版社對本書的出版給予的關心和支持！
2019年10月

第3章
CHAPTER 3

Verilog硬件描述語言

硬件描述語言(Hardware Description Language，HDL)是一種國際上流行的描述數字電路和繫統的語言，可以在EDA工具的支持下，快速實現設計者的設計意圖。
常用的硬件描述語言有Verilog HDL和VHDL兩種。本章介紹Verilog語言的語法和使用規則。
3.1硬件描述語言概述
Verilog HDL是由GDA(Gateway Design Automation)公司的Philip R.Moorby於1983年首創的，初隻設計了一個仿真與驗證工具，之後又陸續開發了相關的故障模擬與時序分析工具。1985年Moorby推出商用仿真器VerilogXL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。1989年CADENCE公司收購了GDA公司，Verilog HDL成為該公司的獨家專利。1990年CADENCE公司公開發表了Verilog HDL，成立OVI(Open Verilog International)組織，並推動Verilog HDL的發展。IEEE於1995年制定了Verilog HDL的IEEE標準，即Verilog HDL13641995，2001年發布了Verilog HDL13642001，目前已發布Verilog HDL 2003。
VHDL是VHSIC Hardware Description Language的縮寫，其中VHSIC是Very High Speed Integrated Circuit的縮寫，美國國防部為解決項目的多個承包人的信息交換困難和設計維修困難的問題，提出了VHDL構想，由TI、IBM和INTERMETRICS公司完成，並於1987年作為IEEE標準，即IEEE Std 10761987［LRM87］，後來又進行一些修改，成為新的標準版本，即IEEE Std 10761993［LRM93］。
VHDL和Verilog HDL這兩種語言的主要功能差別並不大，它們的描述能力也類似，相比於Verilog HDL，隻是VHDL的繫統描述能力稍強，而Verilog HDL的底層描述能力則更強。
3.1.1硬件描述語言特點
硬件描述語言（HDL）有不同於其他軟件語言的特點： 
（1）  功能的靈活性。HDL支持設計者從開關、門級、RTL、行為級等不同抽像層次對電路進行描述，並支持不同抽像層次描述的電路組合為一個電路模型，HDL支持繫統的層次化設計件庫和功能模塊的可重用設計。用HDL設計數字電路繫統是一種貫穿於設計、仿真和綜合的方法。
（2）  HDL支持高層次的設計抽像，可應用於設計復雜的數字電路繫統。HDL設計和傳統的原理圖輸入方法的關繫如同高級語言和彙編語言。原理圖輸入的可控性好、實現效率高，比較直觀，但在設計大規模CPLD/FPGA時顯得很煩瑣，有時甚至無法理解。而設計者使用HDL進行設計，可以在非常抽像的層次上對電路進行描述，將煩瑣的實現細節交由EDA工具輔助完成，實現“自頂向下”的層次化設計，縮短開發周期。
（3）   HDL設計可不依賴廠商和器件，移植性好。設計者在設計時，隻需在寄存器傳輸級(RTL級)對電路繫統的功能和結構用HDL進行描述，電路繫統如需實現在不同器件上，也不用重復設計，隻需選擇相應FPGA/CPLD芯片的綜合、布局布線的庫函數，由相應的設計工具對設計描述進行重新轉換即可。

3.1.2層次化設計
隨著現代控制、通信等電子行業的發展，數字電路復雜度也越來越高。集成電路制造業和EDA工具的快速發展，使復雜數字繫統的設計實現成為可能。復雜繫統的設計必然要使用層次化、結構化的設計方法，其設計思想就是“自頂向下”，即“化繁為簡，逐步實現”，在數字繫統的功能指標和端口基礎上，將繫統分解成多個子模塊構成，然後對各個子模塊作進一步分解，直到將模塊分解到適中的實現復雜度或者可使用的件庫中已有件實現為止，在設計的後期將各子模塊組合起來構成一個繫統。自頂向下設計示意圖如圖31所示。

圖31自頂向下設計示意圖

本章介紹Verilog語言，將按照“先框架，再細節”的模式，即先介紹Verilog HDL程序的基本結構，然後介紹常用的語法，後進行一些數字繫統設計練習。