了得網研究生_Verilog HDL高級數字設計（第二版）

內容簡介

本書依據數字集成電路繫統工程開發的要求與特點，利用Verilog HDL對數字繫統進行建模、設計與驗證，對ASIC/FPGA繫統芯片工程設計開發的關鍵技術與流程進行了深入講解，內容包括：集成電路芯片繫統的建模、電路結構權衡、流水線技術、多核微處理器、功能驗證、時序分析、測試平臺、故障模擬、可測性設計、邏輯綜合、後綜合驗證等集成電路繫統的前後端工程設計與實現中的關鍵技術及設計案例。書中以大量設計實例敘述了集成電路繫統工程開發須遵循的原則、基本方法、實用技術、設計經驗與技巧。

第1章數字設計方法概論
1.1設計方法簡介
1.1.1設計規格
1.1.2設計劃分
1.1.3設計輸入
1.1.4仿真與功能驗證
1.1.5設計整合與驗證
1.1.6預綜合完成
1.1.7門級綜合與工藝映射
1.1.8後綜合設計確認
1.1.9後綜合時序驗證
1.1.10測試生成與故障模擬
1.1.11布局與布線
1.1.12物理和電氣設計規則檢查

第1章數字設計方法概論

1.1設計方法簡介

1.1.1設計規格

1.1.2設計劃分

1.1.3設計輸入

1.1.4仿真與功能驗證

1.1.5設計整合與驗證

1.1.6預綜合完成

1.1.7門級綜合與工藝映射

1.1.8後綜合設計確認

1.1.9後綜合時序驗證

1.1.10測試生成與故障模擬

1.1.11布局與布線

1.1.12物理和電氣設計規則檢查

1.1.13提取寄生參量

1.1.14設計完成

1.2IC工藝選擇

1.3後續內容概覽

參考文獻

第2章組合邏輯設計回顧

2.1組合邏輯與布爾代數

2.1.1ASI

2.1.2布爾代數

2.1.3狄摩根定律

2.2布爾代數化簡定理

2.3組合邏輯的表示

2.3.1積之和表示法

2.3.2和之積表示法

2.4布爾表達式的化簡

2.4.1異或表達式的化簡

2.4.2卡諾圖（積之和形式）

2.4.3卡諾圖（和之積形式）

2.4.4卡諾圖與任意項

2.4.5擴展的卡諾圖

2.5毛刺與冒險

2.5.1靜態冒險的消除（積之和形式）

2.5.2消除兩級電路靜態冒險的小結

2.5.3多級電路中的靜態冒險

2.5.4消除多級電路靜態冒險的小結

2.5.5動態冒險

2.6邏輯設計模塊

2.6.1與非或非結構

2.6.2多路復用器

2.6.3多路解復用器

2.6.4編碼器

2.6.5優先編碼器

2.6.6譯碼器

2.6.7優先譯碼器

參考文獻

習題

第3章時序邏輯設計基礎

3.件

3.1.1鎖存器

3.1.2透明鎖存器

3.2觸發器

3.2.1D觸發器

3.2.2主從觸發器

3.2.3J-K觸發器

3.2.4T觸發器

3.3總線與三態器件

3.4時序機設計

3.5狀態轉移圖

3.6設計舉例：BCD碼到餘3碼的轉換器

3.7數據傳輸的串行線碼轉換器

3.7.1設計舉例：用Mealy型FSM實現串行線性碼轉換

3.7.2設計舉例：用Moore型FSM實現串行線碼轉換

3.8狀態化簡與等價狀態

參考文獻

習題

第4章Verilog邏輯設計介紹

4.1組合邏輯的結構化模型

4.1.1Verilog原語和設計封裝

4.1.2Verilog結構化模型

4.1.3模塊端口

4.1.4語言規則

4.1.5自頂向下的設計和模塊嵌套

4.1.6設計層次和源代碼結構

4.1.7Verilog矢量

4.1.8結構化連接

4.2邏輯繫統設計驗證及測試方法

4.2.1Verilog中的四值邏輯和信號解析

4.2.2測試方法

4.2.3測試平臺的信號發生器

4.2.4事件驅動仿真

4.2.5測試模板

4.2.6定長數

4.3傳播延時

4.3.1慣性延時

4.3.2傳輸延時

4.4組合與時序邏輯的Verilog真值表模型

參考文獻

習題

第5章用組合與時序邏輯的行為級模型進行邏輯設計

5.1行為建模

5.2行為級建模的數據類型的簡要介紹

5.3基於布爾方程的組合邏輯行為級模型

5.4傳播延時與連續賦值

5.5Verilog中的鎖存器和電平敏感電路

5.6觸發器和鎖存器的周期性行為模型

5.7周期性行為和邊沿檢測

5.8行為建模方式的比較

5.8.1連續賦值模型

5.8.2數據流/寄存器傳輸級模型

5.8.3基於算法的模型

5.8.4端口名稱：風格問題

5.8.5用行為級模型仿真

5.9多路復用器、編碼器和譯碼器的行為模型

5.10線性反饋移位寄存器的數據流模型

5.11用循環算法的數字機模型

5.11.1IP（知識產權）的復用和參數化模型

5.11.2時鐘發生器

5.12多循環操作狀態機

5.13設計文件中的函數和任務：是精明還是愚蠢?

5.13.1任務

5.13.2函數

5.14行為建模的算法狀態機圖

5.15ASMD圖

5.16計數器、移位寄存器和寄存器組的行為級模型

5.16.1計數器

5.16.2移位寄存器

5.16.3寄存器組和寄存器（存儲器）陣列

5.17用於異步信號的去抖動開關、亞穩定性和同步裝置

5.18設計實例：鍵盤掃描器和編碼器

參考文獻

習題

第6章組合邏輯與時序邏輯的綜合

6.1綜合簡介

6.1.1邏輯綜合

6.1.2RTL綜合

6.1.3高級綜合

6.2組合邏輯的綜合

6.2.1優先級結構的綜合

6.2.2利用邏輯無關緊要條件

6.2.3AS與資源共享

6.3帶鎖存器的時序邏輯綜合

6.3.1鎖存器的無意綜合

6.3.2鎖存器的有意綜合

6.4三態器件和總線接口的綜合

6.5帶有觸發器的時序邏輯綜合

6.6顯式狀態機的綜合

6.6.1BCD碼/餘3碼轉換器的綜合

6.6.2設計舉例：Mealy型NRZ碼/Manchester線性碼轉換器的綜合

6.6.3設計舉例：Moore型NRZ碼/Manchester線性碼轉換器的綜合

6.6.4設計舉例：序列檢測器的綜合

6.7寄存器邏輯

6.8狀態編碼

6.9隱式狀態機、寄存器和計數器的綜合

6.9.1隱式狀態機

6.9.2計數器綜合

6.9.3寄存器綜合

6.10復位

6.11門控時鐘與時鐘使能的綜合

6.12預測綜合結果

6.12.1數據類型綜合

6.12.2運算符分組

6.12.3表達式替代

6.13循環的綜合

6.13.1不帶內嵌定時控制的靜態循環

6.13.2帶內嵌定時控制的靜態循環

6.13.3不帶內嵌定時控制的非靜態循環

6.13.4帶內嵌定時控制的非靜態循環

6.13.5用狀態機替代不可綜合的循環

6.14要避免的設計陷阱

6.15分割與合並：設計劃分

參考文獻

習題

第7章數據通路控制器的設計與綜合

7.1時序狀態機的劃分

7.2設計實例：二進制計數器

7.3RISC存儲程序機的設計與綜合

7.3.1RISCSPM：處理器

7.3.2RISCSPM：ALU

7.3.3RISCSPM：控制器

7.3.4RISCSPM：指令集

7.3.5RISCSPM：控制器設計

7.3.6RISCSPM：程序執行

7.4設計實例：UART

7.4.1UART的操作

7.4.2UART發送器

7.4.3UART接收器

參考文獻

習題

第8章可編程邏輯及存儲器件

8.1可編程邏輯器件

8.2存儲器件

8.2.1隻讀存儲器

8.2.2可編程ROM（PROM）

8.2.3可擦除ROM

8.2.4基於ROM的組合邏輯實現

8.2.5用於ROM的Verilog繫統任務

8.2.6ROM的比較

8.2.7基於ROM的狀態機

8.2.8閃存

8.2.9靜態隨機存儲器（SRAM）

8.2.10鐵電非易失性存儲器

8.3可編程邏輯陣列（PLA）

8.3.1PLA小化

8.3.2PLA建模

8.4可編程陣列邏輯（PAL）

8.5PLD的可編程性

8.6復雜可編程邏輯器件

8.7現場可編程門陣列

8.7.1FPGA在ASIC市場中的角色

8.7.2FPGA技術

8.7.3Xilinx公司Virtex繫列FPGA

8.8片上繫統（SoC）的嵌入式可編程IP核

8.9基於Verilog的FPGA設計流程

8.10FPGA綜合

參考文獻

相關網站

習題及基於FPGA的設計訓練

第9章數字處理器的算法和架構

9.1算法、循環嵌套程序和數據流圖

9.2設計實例：半色調像素圖像轉換器

9.2.1半色調像素圖像轉換器的原型設計

9.2.2基於NLP的半色調像素圖像轉換器結構

9.2.3半色調像素圖像轉換器的小並行處理器結構

9.2.4半色調像素圖像轉換器：設計權衡

9.2.5帶反饋數據流圖的結構

9.3數字濾波器和信號處理器

9.3.1FIR濾波器

9.3.2數字濾波器設計過程

9.3.3IIR濾波器

9.4構建信號處理器的基本模型

9.4.1積分器（累加器）

9.4.2微分器

9.4.3抽樣和插值濾波器

9.5流水線結構

9.5.1設計實例：流水線型加法器

9.5.2設計實例：流水線型FIR濾波器

9.6環形緩衝器

9.7異步FIFO——跨越時鐘域的同步問題

9.7.1簡化異步FIFO

9.7.2異步FIFO的時鐘同步

參考文獻

習題

第10章算術處理器架構

10.1數的表示方法

10.1.1負整數的原碼表示

10.1.2負整數的反碼表示方法

10.1.3正數和負數的補碼表示方法

10.1.4小數的表示

10.2加減法

10.2.1行波進位加法器

10.2.2超前進位加法器

10.2.3上溢出和下溢出

10.3乘法運算

10.3.1組合（並行）二進制乘法器

10.3.2時序二進制乘法器

10.3.3時序乘法器設計：層次化分解

10.3.4基於STG的控制器設計

10.3.5基於STG的高效二進制時序乘法器

10.3.6基於ASMD的時序二進制乘法器

10.3.7基於ASMD的高效二進制時序乘法器

10.3.8基於ASMD數據通路和控制器設計的總結

10.3.9精簡寄存器時序乘法器

10.3.10隱式狀態機二進制乘法器

10.3.11Booth算法時序乘法器

10.3.12比特對編碼

10.4有符號二進制數乘法

10.4.1有符號數的乘積：被乘數為負，乘數為正

10.4.2有符號數的乘積：被乘數為正，乘數為負

10.4.3有符號數的乘積：被乘數、乘數均為負

10.5小數乘法

10.5.1有符號小數：被乘數、乘數均為正

10.5.2有符號小數：被乘數為負，乘數為正

10.5.3有符號小數：被乘數為正，乘數為負

10.5.4有符號小數：被乘數、乘數均為負

10.6除法

10.6.1無符號二進制數的除法

10.6.2無符號二進制數的高效除法

10.6.3精簡寄存器時序除法器

10.6.4有符號二進制數（補碼）的除法

10.6.5帶符號的計算

參考文獻

習題

第11章後綜合設計任務

11.1後綜合設計驗證

11.2後綜合時序驗證

11.2.1靜態時序分析

11.2.2時序規範

11.2.3影響時序的因素

11.3ASIC中時序違約的消除

11.4虛假路徑

11.5用於時序驗證的繫統任務

11.5.1時序檢查：建立時間條件

11.5.2時序檢查：保持時間約束

11.5.3時序檢查：建立時間和保持時間約束

11.5.4時鐘檢查：脈衝寬度約束

11.5.5時序檢查：信號偏移約束

11.5.6時序檢查：時鐘周期

11.5.7時序檢查：恢復時間

11.6故障模擬及制造測試

11.6.1電路缺陷和故障

11.6.2故障檢測與測試

11.6.3D標記法

11.6.4組合電路的自動測試模板生成

11.6.5故障覆蓋和缺陷級別

11.6.6時序電路的測試生成

11.7故障模擬

11.7.1故障解析

11.7.2串行故障模擬

11.7.3並行故障模擬

11.7.4並發性故障模擬

11.7.5概率性故障模擬

11.8JTAG端口和可測性設計

11.8.1邊界掃描和JTAG端口

11.8.2JTGA操作模式

11.8.3JTAG寄存器

11.8.4JTAG指令

11.8.5TAP結構

11.8.6TAP控制器狀態機

11.8.7設計實例：JTAG測試

11.8.8設計實例：內建自測試

參考文獻

習題

附錄AVerilog原語

附錄BVerilog關鍵詞

附錄CVerilog數據類型

附錄DVerilog運算符

附錄EVerilog語言形式化語法(I)

附錄FVerilog語言形式化語法(II)

附錄GVerilog語言的附加特性

附錄H觸發器和鎖存器類型

附錄IVerilog2001,2005

附錄J編程語言接口

附錄K相關網站

中英文術語對照表

在線試讀

前言
精煉、明晰化與驗證
用硬件描述語言（HDL）建立行為級模型是現代專用集成電路設計的關鍵技術。如今，大多數設計者使用基於硬件描述語言的設計方法，創建基於語言的高層、抽像的電路描述，以驗證其功能和時序。在本書版的使用過程中，講授設計方法學所用的語言（IEEE1464-1995）已經歷了兩次修改，分別是IEEE1364-2001及2005年的修訂版，即Verilog-2001和Verilog-2005，以提高其有效性和效率。
這一版的編寫動機和版基本是相同的。對那些準備在產品研發團隊做出成績的學生們來說，必須了解如何在設計流程的關鍵階段使用硬件描述語言。因此，需要有一門在內容上超越先修課程“數字設計”中學習過的基本原則和方法的課程，本書就是為該課程而著的。
現在，市面上討論硬件描述語言的書籍的數量已遠遠超過本書版出版時的數量。但是，這些書大部分都定位於解釋語法，而不是如何運用語言進行設計，不太適合於課堂教學。本書的重點是硬件描述語言的設計方法學，因此語言本身隻是一個配角。這一版中強化了如何通過實例證明，將一個數字繫統描述並劃分為數據通路、狀態（反饋）信號和控制器（有限狀態機）繫統結構的重要性。我們認為，這種描述可使設計和驗證復雜數字繫統的方法更加清楚、直接、明了。本書給出了大量的仿真結果和注釋，以幫助學生掌握時序機的操作過程，並深入理解由控制器產生的信號間的時序互動關繫，數據通路的操作，以及從數據通路回饋給控制器的信號。其目的都是為了開發出可綜合、無鎖存且無競爭的設計。
Verilog2001和2005的語言增強功能已用於重新描述和簡化書中模型的代碼。我們強調工業界通用的規範和風格，但並不鼓勵不考慮模型能否被綜合的學術模型風格。本書第二版已把版中處理同步FIFO的部分改為同步和異步FIFO，並給出了精心設計的例子，以解釋使用異步FIFO來同步跨越時鐘域的數據傳輸問題。
書中的設計實例已多次優化和改進登錄華信教育資源網www.hxedu.com.cn可注冊下載本書相關配套資源。。從設計方法學的角度，對一個嵌入式控制器，用C語言建模和用Verilog建模，這兩種設計方法學之間存在著競爭和互補的關繫。基於C的方法執行陳述性語句，而VerilogHDL模擬了某個機器的多個並發的行為動作。後一種設計方法對硬件進行編譯，而前一種是編譯預先存儲在中的語句。對於某個特定應用，Verilog模型編譯的硬件在主機接口處生成了等效的I/O信號。對於嵌入式代碼而言，其區別是不會產生等效的硬件。本書的目標就是講授硬件建模/編譯的範例，並預測綜合實現後的結果。C語言編程是預測程序產生的數據，而狀態機/處理器的應用卻顯而易見。作為對比，用Verilog描述的模型預測該硬件將產生應用所需求的I/O信號，因此需要開發者根據寄存器操作時序控制進行思考和設計。Verilog的模型鼓勵學習者理解一個數字電路和繫統的本質。前言

精煉、明晰化與驗證

用硬件描述語言（HDL）建立行為級模型是現代專用集成電路設計的關鍵技術。如今，大多數設計者使用基於硬件描述語言的設計方法，創建基於語言的高層、抽像的電路描述，以驗證其功能和時序。在本書版的使用過程中，講授設計方法學所用的語言（IEEE1464-1995）已經歷了兩次修改，分別是IEEE1364-2001及2005年的修訂版，即Verilog-2001和Verilog-2005，以提高其有效性和效率。

這一版的編寫動機和版基本是相同的。對那些準備在產品研發團隊做出成績的學生們來說，必須了解如何在設計流程的關鍵階段使用硬件描述語言。因此，需要有一門在內容上超越先修課程“數字設計”中學習過的基本原則和方法的課程，本書就是為該課程而著的。

現在，市面上討論硬件描述語言的書籍的數量已遠遠超過本書版出版時的數量。但是，這些書大部分都定位於解釋語法，而不是如何運用語言進行設計，不太適合於課堂教學。本書的重點是硬件描述語言的設計方法學，因此語言本身隻是一個配角。這一版中強化了如何通過實例證明，將一個數字繫統描述並劃分為數據通路、狀態（反饋）信號和控制器（有限狀態機）繫統結構的重要性。我們認為，這種描述可使設計和驗證復雜數字繫統的方法更加清楚、直接、明了。本書給出了大量的仿真結果和注釋，以幫助學生掌握時序機的操作過程，並深入理解由控制器產生的信號間的時序互動關繫，數據通路的操作，以及從數據通路回饋給控制器的信號。其目的都是為了開發出可綜合、無鎖存且無競爭的設計。

Verilog2001和2005的語言增強功能已用於重新描述和簡化書中模型的代碼。我們強調工業界通用的規範和風格，但並不鼓勵不考慮模型能否被綜合的學術模型風格。本書第二版已把版中處理同步FIFO的部分改為同步和異步FIFO，並給出了精心設計的例子，以解釋使用異步FIFO來同步跨越時鐘域的數據傳輸問題。

書中的設計實例已多次優化和改進登錄華信教育資源網www.hxedu.com.cn可注冊下載本書相關配套資源。。從設計方法學的角度，對一個嵌入式控制器，用C語言建模和用Verilog建模，這兩種設計方法學之間存在著競爭和互補的關繫。基於C的方法執行陳述性語句，而VerilogHDL模擬了某個機器的多個並發的行為動作。後一種設計方法對硬件進行編譯，而前一種是編譯預先存儲在中的語句。對於某個特定應用，Verilog模型編譯的硬件在主機接口處生成了等效的I/O信號。對於嵌入式代碼而言，其區別是不會產生等效的硬件。本書的目標就是講授硬件建模/編譯的範例，並預測綜合實現後的結果。C語言編程是預測程序產生的數據，而狀態機/處理器的應用卻顯而易見。作為對比，用Verilog描述的模型預測該硬件將產生應用所需求的I/O信號，因此需要開發者根據寄存器操作時序控制進行思考和設計。Verilog的模型鼓勵學習者理解一個數字電路和繫統的本質。

本書要求學生已學過邏輯設計的入門課程，本書的目標是：(1)簡要復習組合時序邏輯的基本原理，(2)介紹HDL在設計中的應用，(3)強調的是快速設計通過ASIC和/或FPGA實現的電路設計描述風格，(4)提供具有一定難度的設計實例。章末習題的目的是鼓勵學生精煉、明晰化並驗證他們自己的設計。從本質上講，許多習題均為開放式的設計，要求驗證以達到所要求的設計規範。

廣泛使用的Verilog硬件描述語言（IEEE1364標準），作為一個公共框架為本書的設計實例的討論提供了支持。版重點關注數字電路的設計、驗證和綜合，而不是Verilog語言本身的語法，本版仍然保持這種風格。

選修數字設計中級課程的多數學生至少應該熟悉一種編程語言，並且在閱讀本書時能夠將其作為可以借鋻的背景知識。本書僅討論Verilog的核心設計方法及其廣泛使用的特性。為了強調在面向綜合的設計環境中使用該語言，我們還特意將許多語法的細節、特點和解釋放在附錄中中，以便於讀者參考。附錄中也提供了Verilog的所有形式化語法。

大部分數字設計的入門課程都介紹過通過狀態轉移圖表示的有限狀態機及算法狀態機（ASM）圖。同樣，本書中也大量使用了ASM圖，演示了其在設計時序狀態機的行為模型中的功用。對利用ASMD圖（即通過標注顯示出被控數據通道的寄存器操作的ASM圖）繫統地設計有限狀態機來控制數字狀態機中復雜數據通道的重要問題，進行了深入論述。並將精簡指令集計算機中央處理器（RSICCPU）和其他重要的設計作為實例給出。我們的支持網站上包含了RISC計算機的源代碼和可用於應用程序開發的彙編程序。這個彙編程序也可作為研究魯棒性更好的指令集和其他派生架構的基礎。

本書完整地引入了Verilog語言，但僅在支持設計實例的需要時纔進行詳細說明。正文中使用了大量的實例，講解使用Verilog硬件描述語言進行VLSI電路設計時的重要和關鍵設計步驟。設計實例的源代碼都經過了驗證，並且所有實例的源代碼和測試平臺都可以從出版社的網站下載。

讀者對像

本書適用於學習高級數字繫統設計課程的學生，以及那些想通過實例學習Verilog的現代集成電路設計專業工程師。本書適合電子工程、計算機工程和計算機科學等專業的高年級本科生和低年級研究生，也適合學習過邏輯設計入門課程的專業工程師使用。本書假定讀者具有布爾代數及其在邏輯電路設計中應用的背景知識，並熟悉同步時序有限狀態機。在此基礎上，本書討論了一些應用於計算機繫統、數字信號處理、圖像處理、跨時鐘域的數據傳輸、內建自測試（BIST）和一些其他應用的重要電路的設計實例。這些實例涵蓋了建模、架構的設計折中、流水線技術、多處理器執行、功能驗證、定時分析、測試生成、故障模擬、可測性分析、邏輯綜合和綜合後驗證的關鍵設計問題。

本版的新穎之處

●探索了Verilog2001和2005的主要特點

●闡述並推廣基於Verilog2001和2005且可綜合的寄存器傳輸級（RTL）描述和算法建模的設計風格

●深入討論基於Verilog2001和2005的數字處理繫統（如圖像處理器、數字濾波器和環形緩衝器）算法和架構

●給出了基於Verilog2001和2005語言的綜合設計實例（如RISC計算機和各種數據通道控制器）

●提供了大量有評注和解釋的仿真結果的圖形化描述

●給出了150多個經過完全驗證的基於Verilog2001和2005的設計實例

●含有利用Verilog2001和2005編寫的具備JTAG和BIST可測功能的實用設計案例

●附錄中給出了Verilog2001和2005HDL的語法形式

●討論了異步和同步FIFO設計

本書特色

●簡要回顧了組合時序邏輯設計的基本原則

●重點討論現代數字設計方法

●說明了行為級建模中ASM和ASMD圖的作用

●明確指出了可綜合和不可綜合循環的區別

●通過實例對時序分析、故障模擬、測試和可測性設計進行切合實際的討論

●每章後均設計了一些涉及面廣且難度高的習題相關教輔的申請（PPT，習題解答）請與電子工業出版社聯繫，聯繫電話：010-88254555，E-mail:Te_serivce@phei?com?cn。

課程講授次序

本書首先對組合邏輯設計進行簡要介紹和回顧，接著描述了一個ASIC或FPGA的設計流程。按照書中內容的順序，第1章至第6章利用綜合的方法來研究設計了一些題目和內容。但是，閱讀第7章至第10章時，則不必按照書中的順序。課後作業具有挑戰性，而且基於FPGA的實驗練習適於同步實驗或學期末的課題。第10章列出了一些算術運算的架構，覆蓋了較多的應用範圍。第11章介紹了後綜合設計驗證、時序分析、故障模擬和可測試性設計。根據課程教學的深度和重點，本章涵蓋的內容和範圍也可省略。

說明

我們沒有堅持常規使用大寫和小寫字體，或使用代碼清單專用字體。本書的選擇一直是基於化的整體視覺效果及所列代碼的可讀性。我們認為，設計實例中的代碼得到正確表達纔是至關重要的。模塊框圖已被簡化，以減少視覺混亂。所以，我們通常隻顯示信號的實際外部名稱，而省略其形式化的內在對應名稱。由於D觸發器在現代EDA工具的綜合中起著主導作用，因此書中幾乎性地使用了D觸發器。

各章概述

第1章簡要論述了硬件描述語言在基的ASIC和FPGA設計流程中的作用。第2章和第3章則根據傳統的教學方式（例如卡諾圖算法），回顧了數字設計先修課程中涉及的主要知識。這些資料可以奠定讀者的數字設計的背景知識，便於之後利用實例介紹許多基於硬件描述語言的數字設計方法。第4章和第5章介紹了組合電路與時序電路的Verilog語言建模方法，重點強調了行為級建模中的代碼編寫風格。第6章著重基的ASIC綜合，介紹了組合邏輯與時序邏輯的綜合。這一章追求兩個主要目標：(1)提出可綜合的代碼描述風格；(2)建立能夠讓讀者預測綜合結果的基礎知識和能力。尤其在對時序狀態機綜合時，通常會把時序狀態機分成數據通道和控制通道兩部分來編寫。第7章介紹了一些例子，這些例子描述了怎樣設計一個數據通道的控制器，包括帶有從數據通道反饋給控制器的狀態信號的狀態機設計。而RISCCPU設計和通用異步收發器（UART，用於繫統間傳輸數據的電路）的設計作為這個例子的應用平臺。第8章講述了可編程邏輯器件（PLD）、復雜PLD、隻讀存儲器（ROM）和靜態隨機存儲器（SRAM）的知識，並將綜合目標擴展為FPGA的綜合。第9章主要涉及計算機結構、數字濾波器和其他信號處理器中有關和算法的建模和綜合。第10章研究並描述了數字狀態機中的算法和結構。第11章使用Verilog語言，結合故障仿真器和時序分析器，重新審查了之前設計的狀態機選擇方案，並考慮性能、時序問題及可測性問題，來優化和完善這個主要取決於設計者的設計流程和任務。本章建模的測試訪問端口（TAP）控制器由IEEE1149.1標準定義（即俗稱的JTAG標準），並提出了其應用實例。另外還給出了一個內建自測試（BIST）的詳細實例。

致謝

本書作者非常感謝曾為本書做出貢獻並提出寶貴意見的同事和學生們的支持。本書是我的研發經驗和在科羅拉多大學教學經歷的綜合成果，也包括我在惠普、福特微電子公司和Prisma公司的工作經歷，在荷蘭的Delft技術大學的教學經驗，以及在歐洲和亞洲的短期課程的教學經驗。雖然其中有的公司如今已成回憶，但是我仍然深深感謝這些公司和科羅拉多大學對我進行VLSI電路設計研究工作的支持。本書手稿的版審稿人也提出了鼓勵、關鍵內容的調整與許多有益的建議。我非常感謝JimTracey博士和RodgerZiemer博士，他們支持並肯定了我在VLSI電路設計方面的努力和成就，我也十分感謝福特微電子公司的DeepakGoel先生，他向我介紹了後來成為的VLSI設計平臺的福特微電子的Daisy工作站。感謝Simucad公司的BillFuchs先生，他幫助我獲取了工業級的Verilog仿真器。感謝惠普公司的TomSaponas和DaveRitchey先生，他們給我機會領導完成一個動態時序分析器的反向設計工程，兩名學生DavidUranek和JerryBarnett參與並獲成功。十分感謝我在Prisma公司暑期工作的主管DaveStill先生，提供了設計環境與精神鼓勵，使我完成了高性能多核繫統中建模的難題。感謝SutherlandHDL的StuSutherland幫助我理解並更深入研究了數字繫統建模中的競爭條件問題，這些觀點使我堅持使用非阻塞賦值來進行邊緣敏感的行為級建模和使用阻塞賦值進行電平敏感的行為級建模的描述風格，讓我更好地幫助學生理解同步數字繫統的操作和設計。謝謝我的朋友兼同行、瑞士聯邦理工學院的HubertKaeslin博士，與他進行的有意義的討論讓我能更深入鑽研數字處理器的算法和結構。感謝KirkSprague和ScottKukel幫助研發了一個可用於UART的漢明編碼器。同時感謝CrisHagan，他的論文提供了本書第9章的數字信號處理器中的抽取器和其他建模。非常感謝RexAnderson先生幫助校正了幾章的內容，並對版進行了修改。謝謝我的學生TerryHansen和LisaHorton，他們提供了咖啡自動販賣機例子的靈感，並開發了支持RISCCPU的彙編代碼。同時我還要感謝科羅拉多大學的GregTumbush教授和Temple大學的Chen-HuanChiang教授為本書第二版提供了重要建議，也謝謝許多學生的課堂討論，他們的發言為第二版提供了幫助。謝謝ScottDisanno和IrwinZucker領導了第二版的出版，謝謝HaseenKhan精心策劃本書的結構。我向所有給予本書支持的朋友表示衷心的感謝！

商品搜索

商品分类

【醫學】

【各大出版社】