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  • AMD FPGA設計優化寶典:面向Vivado/SystemVerilog
    該商品所屬分類:工業技術 -> 一般工業技術
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    【優惠價】
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    【作者】 高亞軍 
    【所屬類別】 圖書  工業技術  一般工業技術 
    【出版社】電子工業出版社 
    【ISBN】9787121457258
    【折扣說明】一次購物滿999元台幣免運費+贈品
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    內容介紹



    包裝:平塑
    是否套裝:否
    國際標準書號ISBN:9787121457258

    叢書名:EDA精品智彙館
    作者:高亞軍
    出版社:電子工業出版社

    出版時間:2023年06月 

        
        
    "

    內容簡介
    本書以Xilinx公司 7繫列FPGA、UltraScale/UltraScale+和Versal ACAP內部架構為基礎,介紹了與之匹配的RTL代碼風格(采用SytemVerilog語言)和基於Vivado的設計分析方法。全書共10章內容,包括了時鐘網絡、組合邏輯、觸發器、移位寄存器、存儲器、乘加和狀態機的代碼風格和優化方法,也包含扇出和布線擁塞的優化方法。本書可供電子工程領域內的本科高年級學生和研究生學習參考,也可供FPGA工程師和自學者參考使用。
    作者簡介
    高亞軍,FPGA 技術分享者、設計優化和時序收斂專家、Vivado 工具使用專家、數字信號處理專家,現任Xilinx 資深戰略應用工程師。多年來一直使用Xilinx FPGA 實現數字信號處理算法,對Xilinx FPGA 器件架構、開發工具Vivado、Vitis HLS 和Vitis ModelComposer 及設計理念有深厚的理論基礎和實戰經驗。主要著作:2011 年出版《基於FPGA 的數字信號處理》 ;2012 年發布網絡視頻課程《Vivado 入門與提高》 ;2015 年出版《基於FPGA 的數字信號處理(第2 版)》 ;2016 年出版《Vivado 從此開始(基礎篇)》 ;2016 年發布網絡視頻課程《跟Xilinx SAE 學HLS》 ;2020 年出版《Vivado 從此開始(進階篇)》 ;2021 年出版《Vivado/Tcl 零基礎入門與案例實戰》 。2018 年創建FPGA 技術分享公眾號“FPGA 技術驛站”。每周更新一篇原創文章,累計發表原創文章380 餘篇,獲得大量粉絲的認可和稱贊。
    目錄
    第1 章FPGA 技術分析/ 1
    1.1芯片架構的演變 / 1
    1.2設計方法的演變 / 15
    1.3面臨的挑戰 / 20
    1.4四大基本原則 / 23
    1.5性能指標 / 29
    1.6思考空間 / 31

    第2 章優化時鐘網絡/33
    2.1時鐘資源 / 33
    2.2時鐘偏移 / 55
    2.3時鐘抖動 / 68
    2.4安全的時鐘啟動方式 / 75
    2.5時鐘規劃 / 79第1 章FPGA 技術分析/ 1

    1.1芯片架構的演變 / 1

    1.2設計方法的演變 / 15

    1.3面臨的挑戰 / 20

    1.4四大基本原則 / 23

    1.5性能指標 / 29

    1.6思考空間 / 31

    第2 章優化時鐘網絡/33

    2.1時鐘資源 / 33

    2.2時鐘偏移 / 55

    2.3時鐘抖動 / 68

    2.4安全的時鐘啟動方式 / 75

    2.5時鐘規劃 / 79

    2.6創建輸出時鐘 / 84

    2.7思考空間 / 84

    第3 章優化組合邏輯/86

    3.1組合邏輯資源 / 86

    3.2譯碼器代碼風格 / 87

    3.3編碼器代碼風格 / 94

    3.4多路復用器代碼風格 / 103

    3.5多路解復用器代碼風格 / 116

    3.6比較器代碼風格 / 118

    3.7移位器代碼風格 / 130

    3.8加法器代碼風格 / 135

    3.9奇偶校驗電路代碼風格 / 163

    3.10二進制碼與格雷碼互轉電路代碼風格 / 165

    3.11避免組合邏輯環路 / 168

    3.12慎用full_case 和parallel_case / 169

    3.13思考空間 / 175

    第4 章優化觸發器/ 176

    4.1觸發器資源 / 176

    4.2建立時間和保持時間 / 183

    4.3亞穩態 / 185

    4.4控制集 / 188

    4.5復位信號的代碼風格 / 194

    4.6同步邊沿檢測電路代碼風格 / 204

    4.7串並互轉電路代碼風格 / 206

    4.8避免意外生成的鎖存器 / 211

    4.9思考空間 / 216

    第5 章優化移位寄存器/ / 218

    5.1移位寄存器資源 / 218

    5.2移位寄存器的代碼風格 / 222

    5.3移位寄存器的應用場景 / 234

    5.4管理時序路徑上的移位寄存器 / 236

    5.5思考空間 / 240

    第6 章優化存儲器/ 242

    6.1存儲器資源 / 242

    6.2單端口RAM 代碼風格 / 255

    6.3簡單雙端口RAM 代碼風格 / 269

    6.4真雙端口RAM 代碼風格 / 277

    6.5RAM 的初始化與ROM 代碼風格 / 284

    6.6同步FIFO 代碼風格 / 289

    6.7異步FIFO 代碼風格 / 302

    6.8平衡Block RAM 的功耗與性能 / 310

    6.9異構RAM / 312

    6.10以IP 方式使用RAM 和FIFO / 312

    6.11以XPM 方式使用RAM 和FIFO / 319

    6.12管理時序路徑上的Block RAM 和UltraRAM / 322

    6.13思考空間 / 328

    第7 章優化乘加/ / 330

    7.1乘加器資源 / 330

    7.2以乘法為核心運算的代碼風格 / 337

    7.3復數乘法運算代碼風格 / 363

    7.4向量內積代碼風格 / 377

    7.5以加法為核心運算的電路結構 / 379

    7.6管理時序路徑上的乘加器 / 384

    7.7思考空間 / 385

    第8 章優化狀態機/ 386

    8.1基本概念 / 386

    8.2狀態機代碼風格 / 388

    8.3狀態編碼方式 / 409

    8.4基於ROM 的控制器 / 413

    8.5思考空間 / 414

    第9章優化扇出/ 416

    9.1生成扇出報告 / 416

    9.2利用設計流程降低扇出 / 418

    9.3利用約束降低扇出 / 420

    9.4從代碼層面降低扇出 / 424

    9.5改善扇出的正確流程 / 424

    9.6思考空間 / 425

    第10 章優化布線擁塞/ 426

    10.1布線擁塞的三種類型 / 426

    10.2利用設計流程改善布線擁塞 / 428

    10.3利用約束緩解布線擁塞 / 430

    10.4從代碼層面降低布線擁塞程度 / 431

    10.5緩解布線擁塞的正確流程 / 431

    10.6思考空間 / 432


     
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