了得網工業技術_大規模集成電路片上供電網絡仿真與驗證算法研究

編輯推薦

“清華大學優秀博士學位論文叢書”（以下簡稱“優博叢書”）精選自2014年以來入選的清華大學校級優秀博士學位論文（Top 5%）。每篇論文經作者進一步修改、充實並增加導師序言後，以專著形式呈現在讀者面前。“優博叢書”選題範圍涉及自然科學和人文社會科學各主要領域，覆蓋清華大學開設的全部一級學科，代表了清華大學各學科*秀的博士學位論文的水平，反映了相關領域*的科研進展，具有較強的前沿性、繫統性和可讀性，是廣大博碩士研究生開題及撰寫學位論文的參考，也是科研人員快速和繫統了解某一細分領域發展概況、*進展以及創新思路的有效途徑。

內容簡介

本書針對供電網絡形式化矩陣方程的數學特點，結合供電網絡物理結構，利用局部性原理，研究了大規模供電網絡的快速分析方法，探討了大規模復雜供電網絡的靜態分析、瞬態分析以及與無向量驗證相關的理論和實驗分析方法。
本書適合信息領域的科研人員、企業工程師及高等院校的教師、研究生閱讀參考。

目錄
第1章引言
1.1超大規模集成電路與EDA技術
1.2超大規模集成電路設計流程
1.3集成電路供電網絡
1.4供電網絡分析所面臨的挑戰
1.5前人研究工作及進展
1.5.1供電網絡仿真
1.5.2供電網絡無向量驗證
1.6本文的主要內容和組織結構第2章供電網絡分析基礎
2.1電路分析理論基礎
2.2供電網絡的電學繫統方程
2.3供電網絡分析流程
2.4供電網絡的分析方法第3章基於泊松預條件技術的靜態分析算法

第1章引言

1.1超大規模集成電路與EDA技術

1.2超大規模集成電路設計流程

1.3集成電路供電網絡

1.4供電網絡分析所面臨的挑戰

1.5前人研究工作及進展

1.5.1供電網絡仿真

1.5.2供電網絡無向量驗證

1.6本文的主要內容和組織結構第2章供電網絡分析基礎

2.1電路分析理論基礎

2.2供電網絡的電學繫統方程

2.3供電網絡分析流程

2.4供電網絡的分析方法第3章基於泊松預條件技術的靜態分析算法

3.1電路局部性原理

3.2泊松預條件算法

3.2.1基於泊松塊的形式化解析解

3.2.2多層供電網的仿真流程

3.2.3不同封裝類型下的泊松塊分布

3.2.4泊松預條件算法基本思想

3.2.5預條件算法流程及實現

3.2.6收斂性證明與復雜度分析

3.3實驗結果與小結第4章基於代數多重網格技術的靜態仿真算法

4.1多重網格方法

4.2AMGPCG算法

4.2.1網格聚合算法

4.2.2多重網格預條件算法

4.2.3Krylov子空間加速的循環策略

4.2.4算法復雜度分析

4.3實驗結果與小結第5章全參數模型下的瞬態仿真算法

5.1RLC電路模型

5.2考慮封裝電感的瞬態仿真算法

5.2.1瞬態仿真方程

5.2.2仿真矩陣的對稱正定化

5.2.3瞬態仿真流程

5.2.4線網級並行化加速策略

5.3實驗結果與小結第6章基於選擇性求逆算法的無向量驗證技術

6.1供電網絡的無向量驗證方法

6.2基於選擇性求逆的無向量驗證算法

6.2.1基於區域分解的矩陣形式化

6.2.2電路局部效應與約束局部性原理

6.2.3選擇性求逆的算法實現

6.2.4算法復雜度分析

6.3基於局部性原理的電路劃分

6.3.1擬泊松塊概念的提出

6.3.2考慮供電引腳分布的電路劃分策略

6.4實驗結果與小結第7章總結和展望參考文獻索引在學期間發表的學術論文與獲得的研究成果致謝

前言

導師序言超大規模集成電路的制造工藝已經步入了納米階段，與此同時，芯片的高性能、低功耗和成品率問題成為本領域備受關注的研究熱點。電路性能、繫統功耗和參數成品率非常依賴於芯片的供電繫統，高性能芯片對供電網絡設計提出了非常高的設計需求，要求供電網絡能夠提供更大的功率、更小的供電壓噪聲、更快的瞬態響應以及更低的供電繫統設計成本。這給供電網絡設計、分析和驗證帶來了巨大的挑戰。首先，在納米工藝下的集成電路設計中，由於芯片功耗急劇增加以及芯片供電電壓不斷降低，導致供電網絡的工作電流越來越大，而噪聲容限越來越低，很小的供電噪聲就會造成電路工作失常，迫使供電網絡設計的分析精度不斷提高，需要在0.1mV以下。第二，供電網絡規模越來越大，結構越來越復雜，整個供電網絡的建模及分析效率面臨嚴峻的挑戰。第三，大規模供電網絡的仿真，其對內存的消耗是極大的，不僅傳統的電路分析工具（如SPICE）無法應對，即使是現有的一些商用工具（如FastSPICE）也難以勝任。第四，隨著芯片工作頻率的不斷提高，供電網絡上的寄生電容（C）、寄生電感（L）對噪聲的影響日益增大，供電網絡分析已從較簡單的以電阻（R）為主的靜態分析變為復雜的RLC瞬態分析。供電網絡的設計通常有幾個重要的性能指標。首先，是芯片全負荷工作時供電網上的電壓降，電壓降越小代表供電性能越好，否則將由於供電不足引起芯片性能下降；其次，是供電網上的電流分布要盡可能均勻，各個供電分支上的電流密度不能超過規定的閾值,否則將使芯片產生局部發熱點，甚至出現金屬電遷移現像，導致集成電路壽命降低甚至失效；第三，在瞬態工作的情況下，供電瞬態噪聲必須低於一定的噪聲閾值,否則將導致電路邏輯錯誤；後，在滿足性能要求的前提下，應優化供電網的面積，減小對布線資源的占用率，降低設計成本。總的來講，對供電網絡進行更加精細的分析和驗證，對於仿真精度的要求越來越高，同時由於供電網的規模日益龐大，對供電網進行精細的分析在時間和空間方面開銷巨大。對於仿真算法和工具而言，迫切需要能夠快速分析含有千兆量級節點的供電網絡。在供電網的仿真分析中，一般可將供電網等效為一個線性繫統，工業界廣泛采用直接求解的方法進行求解分析，但是直接求解算法的內存開銷隨著供電網規模的增大而急劇地增加，不適用於大規模供電網絡仿真的需求。從20世紀90年代開始，國際上開始有不少研究小組致力於研究新的供電網仿真方法。首先出現了不少模型降階方面的研究工作，如Carnegie Mellon大學，IBM公司等。這些方法將大規模供電網絡視為一個多端口的網絡，采用了多種正交子空間逼近的方法對原有繫統進行近似處理，通過降低求解方程的階數以達到簡化求解時間的目的。2000年前後，Wisconsin大學的研究小組將Krylov子空間迭代方法引入到大規模供電網的仿真分析中，迭代法的引入大大增強了仿真器的求解能力，使其能夠處理大規模的供電網絡，這極大地促進了供電網瞬態分析技術的發展，供電網絡設計也從靜態分析進入到了考慮瞬態分析的時代。隨著供電網規模的進一步增加，迭代法也出現了收斂性逐漸變差的問題。 2002年左右，供電網絡仿真的研究工作主要集中在如何開發一種不受網絡規模限制的求解算法上，這些算法的一大特點就是非常的穩定，計算復雜度隨著規模的變化並沒有明顯的增長，於是分而治之的策略應運而生，並被應用到大規模供電網的分析求解中，把整體供電網絡劃分成為若干小的子網進行求解，並通過一定的處理方法保證邊界上的精度。分治策略的成功應用推動了學術界對供電網特殊性質的研究，不少層次化的仿真方法先後出現，然而這些方法都沒有完全解決供電網絡劃分之後子網絡之間存在強烈耦合的問題，要麼分塊計算相當繁雜，要麼求解精度受到影響。2004年，Intel公司CAD戰略發展研究室的Eli. Chiprout 等人提出了在FlipChip封裝模型下供電網存在局部性的概念，並直接采用了局部性原理對Pentumn Ⅳ芯片進行了大規模的仿真，獲得了很好的結果，在學術界引起了不小的反響。此後不少研究人員把局部性原理引入供電網的設計中，結合宏模型的方法對供電網進行分析，獲得了很好的仿真效果。由於局部性原理隻存在於FlipChip封裝的供電網絡中，在WireBond封裝下的供電網沒有很好的局部性，這限制了局部性原理的應用。對於目前的高端微處理器等芯片設計來說，其供電網絡繫統規模達到數百兆，因此對仿真求解的性能有著更高的要求，主要體現在對求解精度、效率、內存以及算法穩定性幾個方面。從供電網絡繫統形式化後的矩陣方程特性上分析，其方程繫數矩陣具有稀疏、對稱、正定以及對角占優等良好性質，針對這些特點已經研究和發展出了一繫列的高效仿真方法，包括：矩陣分解、多重網格方法、預條件共軛梯度法、區域分解、層次式矩陣、快速泊松求解器、網絡節點等效電阻、層次化方法和隨機行走方法等。上述方法中高效的預處理迭代型算法適用於靜態分析，因為其隻需進行一次求解；而對於瞬態分析，由於其對同一電路需進行多次仿真求解，所以高效的矩陣分解技術將更加有效。本論文作者針對供電網絡形式化矩陣方程的數學特點，結合供電網絡物理結構，利用局部性原理，研究了大規模供電網絡的快速分析方法，探討了大規模復雜供電網絡的靜態分析、瞬態分析以及與無向量驗證相關的理論和實驗分析方法。首先，提出一種基於泊松預條件的快速靜態仿真算法。該算法依據電路局部性原理，采用網格近似思想，用快速泊松求解器構造一種解析的預條件子，大大提高了非結構化供電網絡仿真中共軛梯度迭代算法的收斂率和穩定性。第二，提出一種接近線性復雜度的代數多重網格預條件共軛梯度靜態分析算法。該算法采用雙重網格聚合方法，提高多層次網格間粗化的效率，采用Krylov 子空間加速循環策略，提高誤差平滑化效率。第三，提出一種線網級並行加速的瞬態仿真方法。該方法通過消除電感支路電流變量並重新形式化為對稱正定矩陣方程的方法，可以解決RLC模型下由於封裝電感導致的瞬態仿真矩陣失去對稱正定性的問題；在此基礎上，提出了基於AMGPCG求解器和Cholmod求解器的線網級並行加速的瞬態仿真方法。第四，提出一種基於選擇性求逆算法的無向量驗證方法。該方法根據電路局部性原理，選擇性地構造稀疏矩陣近似逆，並提出全局電流約束局部性的概念，保證無向量驗證的精度。我們推出此書，希望書中所述的算法、方法和實驗能夠給讀者一些有益的啟示和借鋻。以上，權作序言。導師序言超大規模集成電路的制造工藝已經步入了納米階段，與此同時，芯片的高性能、低功耗和成品率問題成為本領域備受關注的研究熱點。電路性能、繫統功耗和參數成品率非常依賴於芯片的供電繫統，高性能芯片對供電網絡設計提出了非常高的設計需求，要求供電網絡能夠提供更大的功率、更小的供電壓噪聲、更快的瞬態響應以及更低的供電繫統設計成本。這給供電網絡設計、分析和驗證帶來了巨大的挑戰。首先，在納米工藝下的集成電路設計中，由於芯片功耗急劇增加以及芯片供電電壓不斷降低，導致供電網絡的工作電流越來越大，而噪聲容限越來越低，很小的供電噪聲就會造成電路工作失常，迫使供電網絡設計的分析精度不斷提高，需要在0.1mV以下。第二，供電網絡規模越來越大，結構越來越復雜，整個供電網絡的建模及分析效率面臨嚴峻的挑戰。第三，大規模供電網絡的仿真，其對內存的消耗是極大的，不僅傳統的電路分析工具（如SPICE）無法應對，即使是現有的一些商用工具（如FastSPICE）也難以勝任。第四，隨著芯片工作頻率的不斷提高，供電網絡上的寄生電容（C）、寄生電感（L）對噪聲的影響日益增大，供電網絡分析已從較簡單的以電阻（R）為主的靜態分析變為復雜的RLC瞬態分析。供電網絡的設計通常有幾個重要的性能指標。首先，是芯片全負荷工作時供電網上的電壓降，電壓降越小代表供電性能越好，否則將由於供電不足引起芯片性能下降；其次，是供電網上的電流分布要盡可能均勻，各個供電分支上的電流密度不能超過規定的閾值,否則將使芯片產生局部發熱點，甚至出現金屬電遷移現像，導致集成電路壽命降低甚至失效；第三，在瞬態工作的情況下，供電瞬態噪聲必須低於一定的噪聲閾值,否則將導致電路邏輯錯誤；後，在滿足性能要求的前提下，應優化供電網的面積，減小對布線資源的占用率，降低設計成本。總的來講，對供電網絡進行更加精細的分析和驗證，對於仿真精度的要求越來越高，同時由於供電網的規模日益龐大，對供電網進行精細的分析在時間和空間方面開銷巨大。對於仿真算法和工具而言，迫切需要能夠快速分析含有千兆量級節點的供電網絡。在供電網的仿真分析中，一般可將供電網等效為一個線性繫統，工業界廣泛采用直接求解的方法進行求解分析，但是直接求解算法的內存開銷隨著供電網規模的增大而急劇地增加，不適用於大規模供電網絡仿真的需求。從20世紀90年代開始，國際上開始有不少研究小組致力於研究新的供電網仿真方法。首先出現了不少模型降階方面的研究工作，如Carnegie Mellon大學，IBM公司等。這些方法將大規模供電網絡視為一個多端口的網絡，采用了多種正交子空間逼近的方法對原有繫統進行近似處理，通過降低求解方程的階數以達到簡化求解時間的目的。2000年前後，Wisconsin大學的研究小組將Krylov子空間迭代方法引入到大規模供電網的仿真分析中，迭代法的引入大大增強了仿真器的求解能力，使其能夠處理大規模的供電網絡，這極大地促進了供電網瞬態分析技術的發展，供電網絡設計也從靜態分析進入到了考慮瞬態分析的時代。隨著供電網規模的進一步增加，迭代法也出現了收斂性逐漸變差的問題。 2002年左右，供電網絡仿真的研究工作主要集中在如何開發一種不受網絡規模限制的求解算法上，這些算法的一大特點就是非常的穩定，計算復雜度隨著規模的變化並沒有明顯的增長，於是分而治之的策略應運而生，並被應用到大規模供電網的分析求解中，把整體供電網絡劃分成為若干小的子網進行求解，並通過一定的處理方法保證邊界上的精度。分治策略的成功應用推動了學術界對供電網特殊性質的研究，不少層次化的仿真方法先後出現，然而這些方法都沒有完全解決供電網絡劃分之後子網絡之間存在強烈耦合的問題，要麼分塊計算相當繁雜，要麼求解精度受到影響。2004年，Intel公司CAD戰略發展研究室的Eli. Chiprout 等人提出了在FlipChip封裝模型下供電網存在局部性的概念，並直接采用了局部性原理對Pentumn Ⅳ芯片進行了大規模的仿真，獲得了很好的結果，在學術界引起了不小的反響。此後不少研究人員把局部性原理引入供電網的設計中，結合宏模型的方法對供電網進行分析，獲得了很好的仿真效果。由於局部性原理隻存在於FlipChip封裝的供電網絡中，在WireBond封裝下的供電網沒有很好的局部性，這限制了局部性原理的應用。對於目前的高端微處理器等芯片設計來說，其供電網絡繫統規模達到數百兆，因此對仿真求解的性能有著更高的要求，主要體現在對求解精度、效率、內存以及算法穩定性幾個方面。從供電網絡繫統形式化後的矩陣方程特性上分析，其方程繫數矩陣具有稀疏、對稱、正定以及對角占優等良好性質，針對這些特點已經研究和發展出了一繫列的高效仿真方法，包括：矩陣分解、多重網格方法、預條件共軛梯度法、區域分解、層次式矩陣、快速泊松求解器、網絡節點等效電阻、層次化方法和隨機行走方法等。上述方法中高效的預處理迭代型算法適用於靜態分析，因為其隻需進行一次求解；而對於瞬態分析，由於其對同一電路需進行多次仿真求解，所以高效的矩陣分解技術將更加有效。本論文作者針對供電網絡形式化矩陣方程的數學特點，結合供電網絡物理結構，利用局部性原理，研究了大規模供電網絡的快速分析方法，探討了大規模復雜供電網絡的靜態分析、瞬態分析以及與無向量驗證相關的理論和實驗分析方法。首先，提出一種基於泊松預條件的快速靜態仿真算法。該算法依據電路局部性原理，采用網格近似思想，用快速泊松求解器構造一種解析的預條件子，大大提高了非結構化供電網絡仿真中共軛梯度迭代算法的收斂率和穩定性。第二，提出一種接近線性復雜度的代數多重網格預條件共軛梯度靜態分析算法。該算法采用雙重網格聚合方法，提高多層次網格間粗化的效率，采用Krylov 子空間加速循環策略，提高誤差平滑化效率。第三，提出一種線網級並行加速的瞬態仿真方法。該方法通過消除電感支路電流變量並重新形式化為對稱正定矩陣方程的方法，可以解決RLC模型下由於封裝電感導致的瞬態仿真矩陣失去對稱正定性的問題；在此基礎上，提出了基於AMGPCG求解器和Cholmod求解器的線網級並行加速的瞬態仿真方法。第四，提出一種基於選擇性求逆算法的無向量驗證方法。該方法根據電路局部性原理，選擇性地構造稀疏矩陣近似逆，並提出全局電流約束局部性的概念，保證無向量驗證的精度。我們推出此書，希望書中所述的算法、方法和實驗能夠給讀者一些有益的啟示和借鋻。以上，權作序言。
蔡懿慈〖〗清華大學計算機科學與技術繫[]2016年8月18日

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第1章引言大規模集成電路片上供電網絡仿真與驗證算法研究第1章引言本章介紹集成電路設計及其計算機輔助設計領域的發展和前沿技術背景，以及片上供電網絡設計與分析的相關技術基礎，並介紹該領域已有的研究現狀和面臨的挑戰。同時，在此基礎上給出本文的主要研究內容和論文組織結構。 1.1超大規模集成電路與EDA技術集成電路自20世紀50年代末誕生以來，經過60多年的發展，已經融入到國計民生的各個方面，對人類社會的生存與發展產生了深遠的影響。尤其是20世紀70年代初微處理器的誕生，宣告集成電路進入大規模集成電路時代，從此集成電路一直按照摩爾定律以驚人的速度發展，平均每隔18個月集成度就翻一番。目前超大規模集成電路（VLSI）廣泛應用於信息科學與技術等領域，集成電路工業在國民經濟中占有越來越重要的地位，其發展規模與制造水平的高低直接衡量了一個國家的科技水平和綜合國力。隨著新興材料領域和先進制造工藝的日新月異，集成電路特征尺寸持續降低，芯片規模越來越大，而新器件的發明和復雜體繫結構設計的迅猛發展，使得新產品的更新換代也愈加頻繁。在國際半導體路線圖2006年的報告中\\[1\\]，曾預測未來22 納米工藝節點下的等效物理氧化層厚度將會降到0.5納米以下（大約為硅原子直徑的兩倍）。這意味著CMOS工藝下的按比例縮小原則將會接近一個物理極限，從而適用了近半個世紀的摩爾定律將會失效。然而，隨著2008 年22納米下的SRAM研制成功，以及2011年Intel公司基於22納米采用3D三閘極晶體管的Ivy Bridge家族處理器的誕生，似乎宣告了摩爾定律仍然適用。甚至從2012 年開始，Intel公司決定開始使用FinFET來繼續開發新一代的產品。而同年9月，Global Foundries宣布在2014 年開始提供14納米工藝下的3D FinFET晶體管制造技術。時隔一個月，TSMC也宣布將於2013年11月開始生產16納米FinFET晶體管。如圖1.1所示圖1.1主流處理器與內存芯片所集成的晶體管數目增長趨勢，在過去的短短幾年內，半導體制造工藝從32納米水平躍升到下一個節點22納米水平，這些工藝水平已經成為高端通用處理器和圖形處理器的主流制程。芯片制造工藝的不斷進步，使得其集成密度獲得了持續的提高。截至目前，數十億級別晶體管的處理器已經得到商用，例如Intel Core i7繫列處理器的芯片集成度達到了14億個晶體管，而NVIDIA Geforce GTX TITAN繫列的圖形處理器集成了71億個晶體管來處理數字邏輯，如此大規模的集成度以及繫統設計復雜度早已是今非昔比。早期集成電路設計復雜度較低，設計人員可以手工完成集成電路的設計和版圖繪制以及性能優化等工作。到了20世紀70年代中期，由於芯片性能需求的不斷上升，開發人員為了設計更大規模的集成電路，開始致力於將整個設計過程自動化。通過編程語言來進行芯片設計的思想在各個設計階段和制造流程中廣泛普及，集成電路邏輯仿真和功能驗證工具的性能得到了很大程度的改善，芯片設計的復雜度得到了顯著提升。以此為標志，電子設計自動化（electronic design automation，EDA）也逐漸開始商業化，同時計算機仿真技術的迅猛發展也使得芯片設計可以在構建實際硬件電路之前進行繫統編譯仿真以及物理布圖實現等，從而減少對人工設計的依賴，而且軟件錯誤率不斷降低。這種通過編程語言設計和驗證電路預期行為，利用工具軟件綜合得到低抽像級後端物理設計的途徑，使得設計效率得到了突飛猛進的提升。可以說集成電路的飛速發展很大程度上得益於設計自動化技術的有利推動，EDA技術可謂是整個半導體產業的基石。然而由於技術規模不斷擴大，微處理器的復雜程度也不斷提高，設計者在如何利用原有的設計經驗來延續以往單位容量內性能同步增長的時候遇到了前所未有的挑戰。尤其是工藝制造技術發展到32納米及以下水平，諸多以往完全不需考慮的物理效應變得愈發嚴重，諸如功耗散熱問題\\[2\\]、工藝偏差\\[3\\]、光學鄰近效應\\[4\\]、信號完整性問題\\[5\\]以及越來越艱難的設計收斂問題等，使得設計者強烈地認識到必須重新思考以往的設計模式來對整個流程加以改進，激發人們探索更新的設計模型和方法學來完成更先進工藝節點下的復雜設計。這一切問題的解決方案，終都必須通過EDA工具來貫徹實施，因此EDA領域也是充滿了紛繁復雜的挑戰。但我們相信，基於目前越來越強大的硬件計算能力，憑借數學和人工智能領域內不斷發展和完善的理論及算法，EDA技術將能繼續解決上述難題，為集成電路按照摩爾定律繼續向前發展提供持續的源泉和動力。 1.2超大規模集成電路設計流程經過近年來的不斷發展，超大規模集成電路設計流程日趨多樣化，在功能及性能的驅動下湧現出了更加復雜的設計模式。隨著摩爾定理越來越接近工藝材料的物理極限，諸多新的物理和電學效應愈發顯著，設計者必須在設計過程中加以考慮，因此以往的設計流程一直在進行不斷的更新和優化。同時，以往傳統的設計流程一般采取分階段設計的思路，這是一種針對各階段設計約束而尋求局部的過程，不僅可以減小問題規模，而且可以不用考慮前後設計階段關聯的影響。但這種思路隨著設計規模越來越大而愈發難於達到設計收斂，這是由於隨著設計復雜度的提升，各個設計階段之間的耦合愈發嚴重。因此必須考慮前後設計階段間的互相影響，對不同設計階段和模式采取協同設計的思想，在全局的基礎上達到設計收斂，從而減少設計迭代。圖1.2為一個典型的集成電路設計流程示意圖\\[6\\]，主要包括如下幾個步驟：繫統結構設計、功能邏輯設計、門級電路設計、物理綜合及驗證、制造及封裝測試。繫統級設計\\[7\\]，指的是將繫統圖1.2集成電路設計流程及物理設計流程\\[6\\] 級設計規範的算法級或行為級描述在一定的約束條件下通過硬件電路結構的方式來進行描述，使得設計者可以在較高層次上對設計結果進行快速而有效的驗證和仿真，描述語言一般是C/C /SystemC/SystemVerilog等\\[8\\]。經過高層次綜合過程，繫統被翻譯為可以通過高層硬件模型實現的符號結構描述，比如寄存器傳輸級（RTL）的結構，然後進行邏輯功能驗證\\[9\\]和時序分析等\\[10\\]，這一抽像層次常常采用Verilog/VHDL硬件描述語言。在功能邏輯設計階段，設計者針對特定工藝水平下的邏輯門實現，采用邏輯綜合工具將寄存器傳輸級代碼描述轉換為門級網表描述，並完成邏輯化簡和優化。門級網表仍然采用硬件描述語言來表達，隻是記錄了更加詳細的物理門具體實現和電氣連接關繫。由於門級描述具有更加詳細的內部邏輯實現以及工藝庫包含的時序信息等，邏輯綜合後可對門級網表進行更加精準的邏輯驗證和時序分析，從而使得綜合後的門級描述與綜合前的行為級描述在邏輯和時序上相吻合。邏輯綜合完成之後，基於工藝庫信息針對門級網表描述進行布圖規劃、布局和布線等物理實現步驟。設計人員需要根據時延、功耗和面積等約束信息，指定合理的設計參數，采用物理綜合工具將門級網表描述轉換為具體的電路幾何版圖，相當於件及其互連關繫映射到了晶片上具體的物理位置。而實際設計中則往往需要通過多次設計迭代纔能獲得的物理版圖，這個由RTL級描述到電路幾何版圖的過程被稱作集成電路物理設計\\[11\\]。物理版圖在經過反復設計和優化並通過各項檢查之後，制作成標準化的版圖文件，交付於半導體制造廠商，通過一繫列的工藝制造過程，實現出具體的晶片，經過封裝測試纔形成終的產品\\[12\\]。隨著科學技術的日新月異，新興材料的研發及應用方興未艾，先進的自動化精密制造技術的蓬勃發展，促進了現代集成電路設計和制造技術的快速革新，使得芯片特征尺寸持續降低。對於深亞微米階段後的超大規模集成電路設計，金屬互連線路的時間延遲對電路性能的影響愈發顯著，已經可以比擬甚至超過邏輯門自身延遲對電路性能的影響。以往無足輕重的物理效應變得越來越嚴重，設計者必須在設計流程中加以考慮，包括金屬線網上寄生的電容效應和電感效應，以及供電金屬走線上流過的大電流在考慮寄生電阻效應時所引起的電壓降\\[13\\]和電遷移現像\\[14\\]，都會對芯片工作的穩定性和使用壽命帶來嚴重的影響。為了解決這些問題，設計者必須在進行邏輯驗證和時序仿真的同時對設計規則和信號完整性等方面進行仿真驗證\\[15\\]，以確保物理設計過程能夠產生正確的物理版圖文件。而片上供電網絡所引起的電源完整性問題則往往貫穿於整個物理設計流程，如圖1.2所示，在RTL設計級別即可進行電路功耗估算以及電路負載活動性建模；在布圖規劃階段需要進行供電網絡的早期拓撲規劃，依據早期供電網絡分析和驗證的結果來對其幾何拓撲進行早期優化；在布局布線階段需要通過多次靜態分析和瞬態分析，獲得供電網絡的電壓噪聲，從而對供電網絡幾何拓撲進行局部優化以及放置去耦合電容等；在終生成GDSII版圖之後，需要對全芯片供電網絡進行參數提取，通過對大規模供電網絡的精確分析和驗證，對供電網絡幾何拓撲在局部範圍內進行微小調整，以及對去耦合電容的大小進行微小調整。供電網絡的分析和優化在物理設計階段需要進行多次設計迭代，纔能確保芯片供電噪聲滿足設計需求。隨著工藝制造水平和繫統性能以及可靠性需求的持續提升，上述模塊化階段性的設計模式即使是進行多次反饋和迭代優化，也往往難於達到設計收斂。不同設計階段之間的耦合影響越來越顯著，如今65納米以下主流工藝的芯片設計流程非常復雜，設計人員已經開始嘗試打破設計階段的壁壘從全繫統的角度進行協同設計\\[16\\]。同時，一繫列諸如三維集成技術\\[17\\]和繫統級封裝\\[18\\]等新的設計概念，帶來了更加復雜的設計需求，對自動化工具也提出了更高的挑戰，研究和開發新一代的EDA設計工具勢在必行。1.3集成電路供電網絡圖1.3芯片供電繫統的物理結構集成電路供電繫統供電繫統設計\\[19\\]在物理設計階段中占有重要的地位，它本質上屬於布線問題，如圖1.3所示，通過金屬線網將外部供電源的電流合理地分配到芯片上的，使其獲得足夠的供電電壓從而能夠正常工作。供電網絡涉及到的電源線網和地線網屬於關鍵線網，在布線階段往往擁有的優先級，甚至在更早的設計階段諸如布圖規劃階段就需要進行早期的供電線網的規劃。供電線網一般由金屬層來實現，高端芯片甚至需要采用十多層的金屬來進行供電線網的設計，需要占用整個芯片三分之一的金屬資源。供電網絡設計的問題來源在於非理想電源的金屬走線所帶來的供電噪聲，如圖1.4所示，供電電壓源為理想的電壓源Vdd和Vgnd，電路負載被建模為電流源Ist與電容Cload。但供電金屬走線並不是理想的通路，電源線和地線往往存在著寄生的電阻效應和電感效應，將它們的集總電阻和集總電感分別記作Rp和Rg以及Lp和Lg。由於負載電流流經具有電阻效應和電感效應的電源地線網，會引起一定的電壓降低，其中ΔVR=IR被稱做IR電壓降，而電感效應引起的電壓降ΔVL=LdI〖〗dt則被稱作LdI〖〗dt噪聲。從負載圖1.4供電金屬網絡所引起電壓降示意圖端來看，所能獲得的工作電壓要低於理想電壓源供電電壓。如果供電網絡設計得不合理，則可能會引起顯著的供電噪聲供電噪聲，對的正常工作造成嚴重的影響。隨著集成電路設計要求與工藝制造能力的發展，供電網絡的設計面臨著越來越嚴峻的挑戰，這主要體現在： ①芯片制造工藝尺寸不斷降低，集成度越來越高，芯片工作頻率越來越高，即芯片功率密度越來越大，導致了越來越大的開關電流流經供電線網，對供電繫統的能力提出了越來越高的要求； ②由於低功耗設計和散熱方面的考慮，芯片供電電壓越來越低，使得供電電壓降閾值越來越低； ③由於晶體管的工作電壓不斷降低，使得其噪聲容限變得越來越低，對供電電壓降的波動更加敏感； ④供電繫統的金屬走線也越來越窄，進而使得供電走線以及垂直通孔的電阻電容等寄生效應更加顯著。過大的供電電壓噪聲會降低電路的開關速度，降低噪聲容限，導致邏輯功能錯誤，甚至導致電遷移現像，嚴重影響芯片的性能，同時也對芯片的可靠性帶來嚴重威脅。芯片內功耗密度的增長，使得從供電網絡所汲取的電流越來越大，但供電電壓卻在不斷降低。這給CMOS工作的電壓容限帶來了嚴重的威脅，如圖1.5所示的高電平和低電平噪聲容限，供電電壓的降低帶來了更小的電平噪聲容限。為了滿足片上電路供電電壓噪聲容限的需求，供電網絡的輸出阻抗往往被期望設計得非常小\\[20\\]。圖1.6為目前主流處理器的供電網絡特征阻抗分布，高端處理器芯片供電網絡的輸出阻抗從20年前的1000Ω減小到近年來的1Ω以下。粗略來看，每十年跨過了四代特征阻抗技術水平，平均每代技術水平之間減小了2.7倍的特征阻抗。如圖1.7所示為近十年來供電網絡的輸出圖1.5CMOS電路噪聲容限隨工藝尺寸縮小而降低的示意圖圖1.6主流處理器的供電網絡特征阻抗分布圖1.7供電網絡輸出阻抗變化趨勢阻抗的變化趨勢，並且根據ITRS報告中的工藝水平和設計技術需求預測來看，高端處理器芯片供電網絡的輸出阻抗將在2017年減小到250μΩ左右的水平，這對設計者提出了非常嚴峻的挑戰。直觀來看，供電繫統的輸出阻抗越小，其供電性能越好，但同時也意味著需要耗費更多的金屬資源。供電網絡的設計目標在於：尋求盡可能低的阻抗設計，以滿足大電流下的噪聲容限需求，以及滿足金屬走線上電流密度的約束（提高可靠性）。但這往往與非常有限的金屬資源是衝突的，因此供電網絡的設計與優化是在性能與資源限制之間進行折中的過程，而設計者往往必須在資源允許的情況下留有一定的性能餘量。上述設計與優化的過程一般都是根據設計約束對供電網絡的拓撲、線寬、間距以及去耦電容放置等進行調整，然後通過多次仿真和分析來驗證其是否滿足性能指標和設計要求。在供電網絡的設計過程中，仿真可以盡早地發現供電網絡潛在的問題並進行調整，避免在設計後期再調整時帶來很大的設計成本。供電網絡設計供電網絡設計是一個根據分析反饋來進行優化調整的迭代過程，根據當前設計的仿真分析結果進行調整來得到更優化的設計結果，重復迭代直至滿足合理的設計需求，而設計迭代中的仿真分析往往是耗時的部分，快速高效的供電網絡分析算法則成為供電網絡設計與優化的核心。圖1.8供電網絡金屬走線的物理模型目前廣泛使用的供電網絡拓撲結構是一個多層金屬網格狀的拓撲結構\\[20\\]，如圖1.8所示，通過參數提取將其形式化為電路模型。供電網絡的靜態仿真分析是針對一個純電阻網絡模型，采用經典的節點分析方法節點分析方法\\[21,22\\]，建立大規模線性方程組，通過求解這個線性方程組得到所有電路節點的電壓值，從而可以進一步分析各節點的電壓降以及檢查電流密度等。供電網絡的瞬態分析通常是針對包含電阻、電容和電感的模型，件電容和電感進行離散化，離散化後的電容件都可以等效為電阻與電流源的並聯模型，電流源的大小可以根據上一個時間點的仿真結果得到。瞬態仿真通過求解每個時間點上的電路方程，獲得每個時間點上的電路節點電壓響應，即可得到供電網絡節點電壓的動態變化。一般供電網絡分析主要采用上述仿真的手段來獲得電路的靜態和瞬態電壓噪聲，根據供電網絡上的電壓分布和電流分布來確定是否滿足供電噪聲容限的需求，一旦有違規區域，則必須對供電網絡進行重新調整或者放置去耦電容等，然後重新仿真分析，如此迭代循環，直至滿足要求。隨著供電網絡結構越來越復雜，布線資源競爭越發激烈，圖1.9給出了不同設計階段進行迭代的空間和成本，越早期的供電網絡設計質量對全局供電網絡的影響越大\\[23\\]。如果早期供電網絡設計不合理，後期優化調整的空間將會非常有限，甚至終導致無法保證電源完整性，從而必須對供電網絡進行重新設計，否則將會導致流片失敗。早期供電網絡設計根據芯片物理布圖規劃的需求，生成粗略的供電網絡，確定其大致的主體結構和資源分配。在有了後期詳細設計信息的情況下，可以利用仿真分析結果對供電網絡進行調整優化，解決違規區域的問題。采用合理的方法進行早期設計，可以有效減輕供電網絡後期優化的壓力，從而減少設計迭代的次數，提高設計成功率。圖1.9早期設計階段在整個芯片設計流程中的地位

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