了得網工業技術_現代數字電路與繫統設計

內容簡介

全書共8章，包括Verilog HDL、門電路的設計、組合邏輯電路的設計、觸發器的設計、時序邏輯電路的設計、存儲器的設計、常用EDA軟件。數字電路及繫統設計都是基於Verilog HDL完成的，每個設計都經過了電子設計自動化（EDA）軟件的編譯和仿真，或經過EDA試驗開發繫統平臺的驗證，確保無誤。

作者簡介

江國強，桂林電子科技大學信息科技學院，教授，主持編寫了《數字邏輯電路技術》、《EDA技術與應用》等多本教材

目錄
第1章 Verilog HDL9
1.1 Verilog HDL設計模塊的基本結構9
1.1.1 模塊端口定義9
1.1.2 模塊內容10
1.2 Verilog HDL的詞法12
1.2.1 空白符和注釋12
1.2.2 常數12
1.2.3 字符串13
1.2.4 關鍵詞13
1.2.5 標識符14
1.2.6 操作符14
1.2.7 Verilog HDL數據對像17
1.3 Verilog HDL的語句20目錄
第1章 Verilog HDL9
1.1 Verilog HDL設計模塊的基本結構9
1.1.1 模塊端口定義9
1.1.2 模塊內容10
1.2 Verilog HDL的詞法12
1.2.1 空白符和注釋12
1.2.2 常數12
1.2.3 字符串13
1.2.4 關鍵詞13
1.2.5 標識符14
1.2.6 操作符14
1.2.7 Verilog HDL數據對像17
1.3 Verilog HDL的語句20
1.3.1 賦值語句20
1.3.2 條件語句21
1.3.3 循環語句23
1.3.4 結構聲明語句24
1.3.5 語句的順序執行與並行執行26
1.4 Verilog HDL仿真26
1.4.1 Verilog HDL仿真支持語句27
1.4.2 Verilog HDL測試平臺軟件的設計31
第2章門電路的設計35
2.1 用assign語句設計門電路35
2.1.1 四-2輸入與非門7400的設計36
2.1.2 六反相器7404的設計37
2.2 件例化方式設計門電路38
2.2件例化方式設計四-2輸入端與非門740038
2.2.2 件例化方式設計六反相器740439
2.3 三態輸出電路的設計39
2.3.1 三態輸出門的設計39
2.3.2 集成三態輸出緩衝器的設計41
第3章組合邏輯電路的設計44
3.1 算術運算電路的設計44
3.1.1 一般運算電路的設計44
3.1.2 集成運算電路的設計51
3.2 編碼器的設計55
3.2.1 普通編碼器的設計55
3.2.2 集成編碼器的設計59
3.3 譯碼器的設計63
3.3.1 4線-10線BCD譯碼器7442的設計63
3.3.2 4線-16譯碼器74154的設計64
3.3.3 3線-8線譯碼器74138的設計66
3.3.4 七段顯示譯碼器7448的設計67
3.4 數據選擇器的設計69
3.4.1 8選1數據選擇器74151的設計69
3.4.2 雙4選1數據選擇器74153的設計71
3.4.3 16選1數據選擇器161mux的設計72
3.4.4 三態輸出8選1數據選擇器74251的設計73
3.5 數值比較器的設計75
3.5.1 4位數值比較器7485的設計75
3.5.2 8位數值比較器74684的設計76
3.5.3 帶使能控制的8位數值比較器74686的設計77
3.6 奇偶校驗器的設計78
3.6.1 8位奇偶產生器/校驗器74180的設計79
3.6.2 9位奇偶產生器7428080
3.7 碼轉換器的設計81
3.7.1 BCD編碼之間的碼轉換器的設計81
3.7.2 數制之間的碼轉換器的設計84
3.7.3 明碼與密碼轉換器的設計88
第4章觸發器的設計91
4.1 RS觸發器的設計91
4.1.1 基本RS觸發器的設計91
4.1.2 鐘控RS觸發器的設計93
4.2 D觸發器的設計94
4.2.1 D鎖存器的設計94
4.2.2 D觸發器的設計94
4.2.3 集成D觸發器的設計95
4.3 JK觸發器的設計96
4.3.1具有置位端的JK觸發器7471的設計96
4.3.2 具有異步復位的JK觸發器747298
4.3.3 具有異步置位和共用異步復位與時鐘的雙JK觸發器7478的設計99
第5章時序邏輯電路的設計101
5.1 數碼寄存器的設計101
5.1.1 8D鎖存器74273的設計101
5.1.2 8D鎖存器（三態輸出）CT74373的設計102
5.2 移位寄存器的設計103
5.2.1 4位移位寄存器74178的設計104
5.2.2 雙向移位寄存器74194的設計105
5.3 計數器的設計106
4.3.1 十進制同步計數器（異步復位）74160的設計106
5.3.2 4位二進制同步計數器（異步復位）74161的設計108
5.3.3 4位二進制同步計數器（同步復位）74163的設計110
5.3.4 4位二進制同步加/減計數器74191的設計111
5.4 專用數字電路的設計112
5.4.1 順序脈衝發生器的設計112
5.4.2 序列信號發生器的設計114
5.4.3 偽隨機信號發生器的設計114
5.4.4 序列信號檢測器的設計116
5.4.5 流水燈控制器的設計117
5.4.6 搶答器的設計118
5.4.7 串行數據檢測器的設計120
第6章存儲器的設計124
6.1 RAM的設計124
6.2 ROM的設計125
第7章數字電路繫統的設計128
7.1 數字電路繫統的設計方法128
7.1.1 數字電路繫統設計的圖形編輯方式128
7.1.件例化方式實現繫統設計130
7.2 8位串行加法器的設計132
7.2.1件的設計132
7.2.2 8位串行加法器的頂層設計135
7.3 24小時計時器的設計137
7.3.1 2千萬分頻器的設計137
7.3.2 60進制分頻器的設計138
7.3.3 24進制分頻器的設計139
7.3.4 24小時計時器的頂層設計140
7.4 萬年歷的設計140
7.4.1 控制器的設計141
7.4.2 數據選擇器mux_4的設計142
7.4.3 數據選擇器mux_16的設計142
7.4.4年月日計時器的設計143
7.4.5 萬年歷的頂層設計145
7.5 倒計時器的設計146
7.5.1 控制器contr100_s的設計146
7.5.2 60進制減法計數器的設計147
7.5.3 24進制減法計數器的設計148
7.5.4 100進制減法計數器的設計149
7.5.5 倒計時器的頂層設計149
7.6 交通燈控制器的設計150
7.6.1 100進制減法計數器的設計151
7.6.2 控制器的設計151
7.6.3 交通燈控制器的頂層設計152
7.7 出租車計費器的設計154
7.7.1 計費器的設計155
7.7.2 出租車計費器的頂層設計156
7.8 波形發生器的設計156
7.8.1 計數器cnt256的設計157
7.8.2 存儲器rom0的設計158
7.8.3多路選擇器mux_1的設計161
7.8.4 波形發生器的頂層設計161
7.9 數字電壓表的設計162
7.9.1 分頻器clkgen的設計163
7.9.2 控制器contr_2的設計163
7.9.3 存儲器myrom_dyb的設計165
7.9.4 數字電壓表的頂層設計168
7.10 8位十進制頻率計設計169
7.10.1 測頻控制信號發生器testctl的設計169
7.10.2 十進制加法計數器cnt10x8的設計170
7.10.3 8位十進制鎖存器reg4x8的設計172
7.10.4 頻率計的頂層設計172
第8章常用EDA軟件174
8.1 Quartus II 13.0軟件174
8.1.1 Quartus II軟件的主界面174
8.1.2 Quartus II的圖形編輯輸入法175
8.1.3 Quartus II的文本編輯輸入法190
8.1.4 嵌入式邏輯分析儀的使用方法192
8.1.5 嵌入式鎖相環的設計方法195
8.1.6 設計優化199
8.1.7 Quartus II的RTL閱讀器200
8.2 ModelSim202
8.2.1 ModelSim的圖形用戶交互方式202
8.2.2 ModelSim的交互命令方式206
8.2.3 ModelSim的批處理工作方式208
8.2.4 在Quartus II 13.0中使用ModelSim仿真209
8.3 基於Matlab/DSP Builder的DSP模塊設計214
8.3.1 設計原理214
8.3.2 DSP Builder的層次設計226
8.4 Nios II嵌入式繫統開發軟件227
8.4.1 Nios II的硬件開發227
8.4.2 Qsys繫統的編譯與下載232
8.4.3 Nios II嵌入式繫統的軟件調試256
8.4.4 Nios II的常用組件與編程261
8.4.5 基於Nios II的Qsys繫統應用272
主要參考文獻284

前言

在20世紀90年代，國際上電子和計算機技術先進的國家，一直在積極探索新的電子電路設計方法和設計工具，並取得巨大成功。在電子設計技術領域，可編程邏輯器件PLD（Programmable Logic Device）的應用，已得到很好的普及，這些器件為數字繫統的設計帶來極大的靈活性。該器件可以通過軟件編程而對其硬件結構和工作方式進行重構，使得硬件的設計可以如同軟件設計那樣方便快捷，極大地改變了傳統的數字繫統設計方法、設計過程和設計觀念。隨著可編程邏輯器件集成規模不斷擴大、自身功能不斷完善，以及計算機輔助設計技術的提高，使現代電子繫統設計領域的電子設計自動化EDA（Electronic Design Automation）技術應運而生。傳統的數字電路設計模式，如利用卡諾圖的邏輯化簡手段、布爾方程表達式設計方法和相應的中小規模集成電路的堆砌技術正在迅速地退出歷史舞臺。
本書是基於硬件描述語言HDL（Hardware Description Language）編寫的。目前，國際流行的、並成為（美國）電機及電子工程師學會IEEE（Institute of Electrical and Electronics Engineers）標準的兩種硬件描述語言是VHDL和Verilog HDL，兩種HDL各具特色。但VerilogHDL是在C語言的基礎上演化而來的，隻要具有C語言的編程基礎，就很容易學會並掌握這種語言，而且國內外90%的電子公司都把Verilog HDL作為企業標準設計語言，因此本書以Verilog HDL作為數字電路與繫統的設計工具。

本書是基於硬件描述語言HDL（Hardware Description Language）編寫的。目前，國際流行的、並成為（美國）電機及電子工程師學會IEEE（Institute of Electrical and Electronics Engineers）標準的兩種硬件描述語言是VHDL和Verilog HDL，兩種HDL各具特色。但Verilog
HDL是在C語言的基礎上演化而來的，隻要具有C語言的編程基礎，就很容易學會並掌握這種語言，而且國內外90%的電子公司都把Verilog HDL作為企業標準設計語言，因此本書以Verilog HDL作為數字電路與繫統的設計工具。

本書共8章，首先介紹Verilog HDL，然後介紹基於Verilog HDL的常用數字電路和一些專用數字電路的設計。所謂常用數字電路是指用途比較廣泛並形成集成電路產品的電路，例如TTL繫列和CMOS繫列的集成電路產品。專用數字電路是指具有特定功能的電路，例如序列序號發生器、序列序號檢測器等，但它們沒有現成的集成電路產品。另外還介紹了一些通俗易懂的數字繫統設計和一些常用的EDA軟件。

第1章Verilog HDL，介紹Verilog HDL的語法規則、語句和仿真方法，為基於Verilog HDL的數字電路及繫統的設計打下基礎。

第2章門電路的設計，介紹普通門、三態輸出門和三態驅動門的設計。

第3章組合邏輯電路的設計，介紹算術運算電路、編碼器、譯碼器、數據選擇器、數據比較器、奇偶校驗器和碼轉換器等組合邏輯電路的設計。

第4章觸發器的設計，介紹基本RS觸發器、鐘控RS觸發器、D觸發器和JK觸發器的設計。

第5章時序邏輯電路的設計，介紹數碼寄存器、移位寄存器和計數器等常用時序邏輯電路的設計，還介紹順序脈衝發生器、序列序號發生器，偽隨機信號發生器、序列序號檢測器、碼轉換器和串行數據檢測器等專用數字電路的設計。

第6章存儲器的設計，介紹隻讀存儲器ROM和隨機存儲器RAM的設計。

第7章數字繫統設計，首先介紹數字繫統的設計方法，然後介紹串行加法器、24小時計時器、萬年歷、倒計時器、交通燈控制器、出租車計費器、波形發生器、數字電壓表和數字頻率計等繫統電路的設計。

第8章常用EDA軟件，介紹Quartus II 13.0、ModelSim、Matlab/DSP Builder和Nios II等常用的EDA軟件，供讀者在數字電路及繫統設計時參考。

本書中的所有Verilog HDL程序都經過美國Altera公司的Quartus II軟件的編譯和仿真，或經過EDA試驗開發繫統平臺驗證，確保無誤。為了使讀者看清楚仿真結果，大部分設計的仿真結果用Quartus II 9.0版本軟件中的自帶仿真工具（Waveform Editor）或Quartus II 13.0版本軟件中的大學計劃仿真工具（university program vwf）實現的。

本書由桂林電子科技大學江國強教授編著，如有不足之處，懇請讀者指正。

E-mail：hmjgq@guet.edu.cn

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址：桂林電子科技大學（541004）

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話：（0773）5601095，13977393225

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