第 1 章 引言
1.1 VLSI 器件技術的發展史
1.1.1 歷史回顧
1.1.2 進展
1.2 現代 VLSI 器件
1.2.1 現代 CMOS 晶體管
1.2.2 現代雙極晶體管
1.3 本書內容簡介
第 2 章 基本器件物理
2.1 硅中的電子和空穴
2.1.1 硅的能帶
2.1.2 n 型硅和 p 型硅
2.1.3 硅中的載流子輸運
2.1.4 VLSI 器件工作中的幾個基本方程
2.2 p-n 結
2.2.1 p-n 二極管的能帶圖
2.2.2 突變結
2.2.3 二極管方程
2.2.4 I-V 特性
2.2.5 時間依賴性和開關特性
2.2.6 擴散電容
2.3 MOS 電容
2.3.1 表面勢：積累、耗盡與反型
2.3.2 硅中的靜電勢和電荷分布
2.3.3 MOS 電容的定義和特性
2.3.4 多晶硅柵功函數和耗盡效應
2.3.5 非平衡狀態下的 MOS 電容和柵控二極管
2.3.6 二氧化硅層和硅—氧化層界面電荷
2.3.7 氧化層電荷和界面陷阱對器件特性的影響
2.4 金屬—硅接觸
2.4.1 肖特基勢壘二極管的靜態特性
2.4.2 肖特基勢壘二極管的電流輸運
2.4.3 肖特基勢壘二極管的 I-V 特性
2.4.4 歐姆接觸
2.5 高場效應
2.5.1 踫撞電離和雪崩擊穿
2.5.2 帶帶隧穿
2.5.3 通過 SiO2的隧穿
2.5.4 熱載流子由 Si 注入 SiO2
2.5.5 柵控二極管中的高場效應
2.5.6 介質擊穿
習題
第 3 章 MOSFET 器件
3.1 長溝道 MOSFET
3.1.1 漏電流模型
3.1.2 MOSFET 的 I-V 特性
3.1.3 亞閾特性
3.1.4 襯底偏壓和溫度對閾值電壓的影響
3.1.5 MOSFET 溝道遷移率
3.1.6 MOSFET 電容和反型層電容效應
3.2 短溝道 MOSFET
3.2.1 短溝道效應
3.2.2 速度飽和和高場輸運
3.2.3 溝道長度調制
3.2.4 源—漏串聯電阻
3.2.5 MOSFET 退化和高電場下的擊穿
習題
第 4 章 CMOS 器件設計
4.1 MOSFET 的按比例縮小
4.1.1 恆定電場按比例縮小
4.1.2 一般化按比例縮小
4.1.3 不可縮小效應（Nonscaling Effect）
4.2 閾值電壓
4.2.1 閾值電壓的要求
4.2.2 溝道摻雜分布設計
4.2.3 非均勻摻雜
4.2.4 量子效應對閾值電壓的影響
4.2.5 離散雜質對閾值電壓的影響
4.3 溝道長度
4.3.1 溝道長度的不同定義
4.3.2 有效溝道長度的提取方法
4.3.3 有效溝道長度的物理意義
習題
第 5 章 CMOS 性能因子
5.1 CMOS 電路基本模塊
5.1.1 CMOS 反相器
5.1.2 CMOS 的“與非門”和“或非門”
5.1.3 反相器和 NAND 結構的版圖
5.2件
5.2.1 源—漏電阻
5.2.2 寄生電容
5.2.3 柵電阻
5.2.4 互連線電容和電阻
5.3 器件參數對 CMOS 延遲的影響
5.3.1 傳播延遲和延遲的表達式
5.3.2 溝寬、溝長和柵氧化層厚度對 CMOS 延遲的影響
5.3.3 電源電壓和閾值電壓對 CMOS 延遲的影響
5.3.4 寄生電阻和電容對 CMOS 延遲的影響
5.3.5 二輸入 NAND 結構電路的延遲和體效應
5.4 其他 CMOS 器件的性能因子
5.4.1 射頻電路中的 MOSFET
5.4.2 器件輸運特性對 CMOS 性能的影響
5.4.3 低溫 CMOS 器件
習題
第 6 章 雙極器件
6.1 n-p-n 雙極晶體管
6.1.1 雙極晶體管的基本工作原理
6.1.2 修正簡單的二極管理論來描述雙極晶體管
6.2 理想的 I-V 特性
6.2.1 集電極電流
6.2.2 基極電流
6.2.3 電流增益
6.2.4 理想的 IC-VCE特性
6.3 典型 n-p-n 雙極晶體管的特性
6.3.1 發射區和基區串聯電阻效應
6.3.2 基區—集電區電壓對集電極電流的影響
6.3.3 大電流下的集電極電流下降
6.3.4 小電流下的非理想基極電流
6.4 雙極器件的等效電路模型和時變分析
6.4.1 基本直流模型
6.4.2 基本交流模型
6.4.3 小信號等效電路模型
6.4.4 發射區擴散電容
6.4.5 電荷控制分析
6.5 擊穿電壓
6.5.1 存在基區—集電區結雪崩倍增效應時的共基極電流增益
6.5.2 晶體管中的飽和電流
6.5.3 BVCEO和 BVCBO的關繫
習題
第 7 章 雙極器件設計
7.1 發射區的設計
7.1.1 擴散或注入加擴散的發射區
7.1.2 多晶硅發射區
7.2 基區的設計
7.2.1 基區方塊電阻率與集電極電流密度之間的關繫
7.2.2 內基區摻雜分布
7.2.3 準中性內基區中的電場
7.2.4 基區渡越時間
7.3 集電區的設計
7.3.1 基區展寬效應可忽略時的集電區設計
7.3.2 基區展寬效應十分顯著時的集電區設計
7.4 SiGe 基雙極晶體管
7.4.1 具有簡單線性梯度漸變帶隙的晶體管
7.4.2 發射區中存在锗時的基極電流
7.4.3 基區具有梯形锗分布的晶體管
7.4.4 包含常數基區锗分布的晶體管
7.4.5 發射區深度對器件特性的影響
7.4.6 一些的锗分布
7.4.7 通過 VBE來調制基區寬度
7.4.8 反向工作模式的 I-V 特性
7.4.9 SiGe 基雙極晶體管的異質結特性
7.5 現代雙極晶體管結構
7.5.1 深溝槽隔離
7.5.2 多晶硅發射區
7.5.3 自對準多晶硅基極接觸
7.5.4 基底集電區
7.5.5 SiGe 基極
習題
第 8 章 雙極器件性能因子
8.1 雙極晶體管的品質因數
8.1.1 截止頻率
8.1.2 振蕩頻率
8.1.3 環形振蕩器和門延遲
8.2 數字雙極電路
8.2.1 邏輯門中的延遲分量
8.2.2 數字電路中的器件結構和版圖
8.3 數字電路中雙極器件的優化
8.3.1 數字電路的設計點
8.3.2 基區展寬效應顯著時的器件優化
8.3.3 基區展寬效應可忽略時的器件優化
8.3.4 減小功率—延遲積的器件優化
8.3.5 從一些數據分析得出的雙極器件優化
8.4 ECL 電路中雙極器件的尺寸縮小
8.4.1 器件尺寸縮小的規則
8.4.2 ECL 電路中雙極晶體管尺寸縮小的限制
8.5 射頻（RF）和模擬電路中雙極器件的優化和尺寸縮小
8.5.1 單晶體管放大器
8.5.2 各項參數的優化
8.5.3 RF 和模擬雙極器件技術
8.5.4 RF 和模擬電路應用中雙極晶體管尺寸縮小的限制
8.6 SiGe 基雙極晶體管和 GaAs HBT 的比較
習題
第 9 章 存儲器
9.1 CMOS 靜態隨機存儲器（CMOS SRAM）
9.1.1 CMOS SRA
9.1.2 其他雙穩態 MOSFET 靜態隨機
9.1.3 雙極靜態隨機
9.2 動態隨機存儲器（DRAM）
9.2.1 基本 DRA及其操作
9.2.2 DRA的器件設計和尺寸縮小問題
9.3 非易失性存儲器
9.3.1 MOSFET 非易失性存儲器
9.3.2 閃存陣列
9.3.3 浮柵非易失性存儲器
9.3.4 電荷存儲在柵絕緣體中的非易失性存儲器
習題
第 10 章 SOI 器件
10.1 SOI CMOS
10.1.1 部分耗盡型 SOI MOSFET
10.1.2 全耗盡型 SOI