內容簡介
最近幾年,我國相控陣雷達繫統對超高度數據轉換器(ADDA)芯片提出了明確的需求,為了支撐星載ADDA與FPGA、DSP等算法處理芯片之間的超高速互聯,國內許多研究機構都參與到了具有確定性延遲的SerDes接口芯片研制工作中。首先,本書研究JESD204B協議的基本內容,整理其關鍵技術,分析204B控制器的確定性延遲機制,探討收發器PHY的繫統結構和重要的參數設置。其次,本書分別針對發送端和接收端,詳細分析和描述JESD204B控制器的協議與數字電路設計實現。然後,本書基於55 nm1p7m_RF工藝,采用數模混合設計完成了JESD204B收發器PHY的電路設計實現,重點詳述了發送機中的串行化器和終端檢測、接收機的自適應連續時間均衡器、離散時間判決反饋均衡器以及解串器設計。最後,本書介紹了基於混合信號的JESD204B收發器的繫統仿真方案和關鍵仿真結果。