了得網計算機/網絡_CPLD/FPGA與ASIC設計實踐教程（第二版）

編輯推薦

本書以大規模可編程邏輯器件為基礎，詳細介紹了PLD、CPLD/FPGA器件的原理、設計選型、開發流程、配置和下載電路，介紹了EDA設計軟件和VerilogHDL語言，通過實例介紹了利用現代EDA技術設計數字電路和數字繫統的方法，並簡要介紹了前沿的SOPC技術。

內容簡介

本書以大規模可編程邏輯器件為基礎，詳細介紹了PLD、CPLD/FPGA器件的原理和開發技術。第1～3章介紹EDA技術和可編程邏輯器件的原理，CPLD/FPGA器件的性能指標與選型、編程方法和下載電路，以及常用EDA設計軟件的使用。第4～6章先詳細介紹Verilog HDL語言，然後按照數字電路與邏輯設計課程的順序，通過實例說明常用數字邏輯電路的實現方法，並討論利用Verilog HDL設計可綜合的數字電路的方法與技巧。第7、8章是設計實驗部分，包括經典數字電路設計練習和綜合性設計項目。第9章介紹嵌入式繫統的發展趨勢、SoPC設計技術及其應用等。
本書可作為高等院校電子電氣類、機電類等專業數字繫統設計課程的教材，也可作為相關領域工程技術人員的參考書。

叢書序
第二版前言
版前言
第1章緒論
1.1 概述
1.1.1 電子器件的發展
1.1.2 電子設計技術的發展
1.2 EDA技術的發展史
1.2.1 EDA概念
1.2.2 EDA技術的發展
1.3 CPLD/FPGA的發展史
1.3.1 數字集成電路的分類
1.3.2 可編程邏輯器件的發展史
1.4 常用EDA設計工具介紹叢書序
第二版前言
版前言
第1章緒論
1.1 概述
1.1.1 電子器件的發展
1.1.2 電子設計技術的發展
1.2 EDA技術的發展史
1.2.1 EDA概念
1.2.2 EDA技術的發展
1.3 CPLD/FPGA的發展史
1.3.1 數字集成電路的分類
1.3.2 可編程邏輯器件的發展史
1.4 常用EDA設計工具介紹
1.4.1 電子電路設計與仿真工具
1.4.2 PCB設計軟件
1.4.3 IC設計軟件
1.4.4 CPLD/FPGA應用設計工具
1.5 數字繫統的設計方法
1.5.1 數字電路設計的基本方法
1.5.2 現代數字繫統的設計方法
1.5.3 CPLD/FPGA應用設計流程
1.5.4 基於QuartusⅡ的設計流程
1.5.5基於ISE的設計流程
思考與練習題
第2章可編程邏輯器件基礎
2.1 引言
2.2 PLD器件及其分類
2.2.1 PLD器件
2.2.2 PLD的分類
2.3 可編程邏輯器件結構簡介
2.3.1 標、電路示意和PAL等效圖
2.3.2 PLD的邏輯表示方法
2.3.3 PLD的基本結構
2.4 CPLD/FPGA的結構和原理
2.4.1 EPLD和CP[D的基本結構
2.4.2 FPGA的基本結構
2.5 CPLD/FPGA器件的編程
2.5.1 Altera公司的EPLD/CPLD器件及其配置與編程
2.5.2 Lattice公司的ISP-CPLD器件及其編程
2.5.3 Xilinx公司的CPLD/FPGA器件及其編程
2.5.4 CPLD/FPGA通用下載電路設計
2.6 邊界掃描測試技術
思考與練習題
第3章 EDA工具應用設計實踐
3.1 QuartusⅡ簡介
3.2 QuartusⅡ的使用方法
3.2.1 原理圖輸入法
3.2.2 HDL輸入法
思考與練習題
第4章數字繫統與Verilog HDL描述
4.1 Verilog HDL的一般結構
4.1.1 電子繫統、電路和模塊
4.1.2 Verilog HDL模塊的結構
4.1.3 Verilog HDL模塊的描述方式
4.2 數字電路的Verilog HDL模型與設計
4.2.1 交通燈監視電路設計
4.2.2 四位二進制數/842lBCD碼
4.2.3 函數發生器設計
4.2.4 四選一數據選擇器
4.2.5 三進制計數器設計
4.2.6 移位寄存器設計
4.2.7 偽隨機序列信號發生器設計
思考與練習題
第5章 Verilog HDL語言基礎
5.1 為什麼要用Verilog HDL
5.1.1 概述
5.1.2 Verilog HDL和VHDL比較
5.1.3 Verilog HDL語言的主要功能
5.1.4 傳統數字電路設計方法的回顧
5.2 Verilog HDL基礎語法
5.2.1 Verilog HDL的詞法
5.2.2 Verilog HDL的數據類型
5.2.3 Verilog HDL運算符及表達式
5.2.4 繫統任務與繫統函數
5.2.5 VerilogHDL的仿真
5.3 Verilog HDL行為描述
5.3.1 行為描述的結構
5.3.2 語句塊
5.3.3 控制語句
5.3.4 賦值語句
5.3.5 任務與函數結構
5.3.6 時序控制
5.3.7 用戶定義的原語
思考與練習題
第6章 Verilog HDL設計進階
6.1 Verilog HDL編程風格
6.2 組合邏輯電路設計
6.2.1 基本的門電路
6.2.2 數據比較器
6.2.3 數據選擇器
6.2.4 編碼器和譯碼器設計
6.3 時序邏輯電路設計
6.3.1 觸發器設計
6.3.2 數據鎖存器設計
6.3.3 數據寄存器設計
6.3.4 移位寄存器設計
6.3.5 計數器設計
6.4 狀態機設計
6.4.1 狀態機的結構
6.4.2 利用Verilog HDL設計狀態機
6.5 設計方法與技巧
6.5.1 邏輯綜合
6.5.2 綜合工具的性能
6.5.3 綜合的一般原則
6.5.4 HDL編碼指導
6.5.5 如何消除毛刺
6.5.6 阻塞賦值與非阻塞賦值的區別
6.5.7 代碼對綜合的影響
6,5.8 用always塊實現較復雜的組合邏輯電路
6.5.9 Verilog HDL中函數的使用
6.5.10 Verilog HDL中任務的使用
思考與練習題
第7章綜合設計實例
7.1 籃球30秒可控計時器
7.2 汽車尾燈控制電路
7.3 交通控制燈邏輯電路
7.4 簡易電子鐘
7.5 環行計數器與扭環行計數器
7.6 洗衣機控制電路
7.7 八位可逆計數器和三角波發生器
7.8 簡易數字頻率計
思考與練習題
第8章設計實驗項目
8.1 可逆四位碼變換器
8.2 可逆計數器
8.3 步進電機脈衝分配器電路
8.4 偽隨機信號產生器
8.5 舞臺彩燈控制電路
8.6 數字跑表電路
8.7 電子密碼鎖
8.8 數字式競賽搶答器
8.9 脈衝按鍵電話顯示器
8.10 出租車自動計費器設計
8.11 電話計費器
8.12 多功能數字鐘設計
第9章 SoPC設計
9.1 SoPC概述
9.2 SoPC設計
9.2.1 FPGA的主要應用
9.2.2 SoPC設計技術
9.2.3 SoPC應用設計
9.3 SoPC設計實例
9.3.1 設計項目
9.3.2 設計任務
9.3.3 總體設計
9.3.4 概要設計
9.3.5 詳細設計
9.3.6 下載測試
9.3.7 設計實現
9.3.8 部分程序源代碼
附錄A Verilog HDL關鍵字
附錄B MY-FPGA-EP1G3開發板介紹
參考文獻

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