目    錄
第1章  FPGA繫統設計基礎    1
1.1  FPGA技術的發展歷史和動向    1
1.1.1  FPGA技術的發展歷史    1
1.1.2  FPGA技術的發展動向    2
1.2  FPGA的典型應用領域    3
1.2.1  數據采集和接口邏輯領域    3
1.2.2  高性能數字信號處理領域    4
1.2.3  其他應用領域    4
1.3  FPGA的工藝結構    4
1.4  典型的Xilinx FPGA芯片    5
1.5  FPGA芯片的應用    7
1.6  工程項目中FPGA芯片的選擇策略和原則    8
1.6.1  盡量選擇成熟的產品繫列    8
1.6.2  盡量選擇兼容性好的封裝    8
1.6.3  盡量選擇一個公司的產品    9
1.7  FPGA的設計流程    9
1.8  思考與練習    11
第2章  ISE與ModelSim的安裝    12
2.1  ISE的安裝    12
2.2  ModelSim SE的安裝與啟動    18
2.3  ISE聯合ModelSim設置    22
2.4  思考與練習    29
第3章  ISE操作基礎    30
3.1  ISE的基本使用方法    30
3.1.1  新建工程    30
3.1.2  新建HDL文件    32
3.1.3  添加HDL文件    33
3.1.4  新建原理圖設計    33
3.1.5  在原理圖中調用模塊    34
3.1.6  編輯原理圖    35
3.1.7  用Constraints Editor設置約束    38
3.1.8  使用XST進行綜合    39
3.1.9  設計實現    42
3.1.10  生成下載文件    44
3.1.11  下載FPGA    45
3.2  仿真驗證    47
3.2.1  在ISE中仿真驗證    47
3.2.2  在ISE中調用ModelSim    51
3.3  CORE Generator的使用方法    56
3.3.1  新建CORE Generator工程    56
3.3.2  新建IP    59
3.3.3  修改已有IP的參數    61
3.3.4  在設計中例化IP    61
3.3.5  選擇不同版本的IP    62
3.4  流水燈實例    63
3.4.1  硬件介紹    63
3.4.2  創建工程    63
3.4.3  編寫Verilog代碼    65
3.4.4  UCF管腳約束    68
3.4.5  編譯工程    70
3.4.6  ISE仿真    70
3.4.7  ModelSim仿真驗證    75
3.5  思考與練習    80
第4章  Verilog HDL語言概述    81
4.1  Verilog HDL語言簡介    81
4.1.1  硬件描述語言    81
4.1.2  Verilog HDL語言的歷史    82
4.1.3  Verilog HDL語言的能力    82
4.1.4  Verilog HDL和VHDL語言的異同    83
4.1.5  Verilog HDL和C語言的異同    83
4.2  Verilog HDL語言的描述層次    84
4.2.1  Verilog HDL語言描述能力綜述    84
4.2.2  繫統級和算法級建模    84
4.2.3  RTL級建模    85
4.2.4  門級和開關級建模    85
4.3  基於Verilog HDL語言的FPGA開發流程    85
4.4  Verilog HDL語言的可綜合與仿真特性    87
4.4.1  Verilog HDL語句的可綜合性    88
4.4.2  Verilog HDL語句的仿真特性說明    88
4.5  Verilog HDL程序開發的知識    89
4.5.1  數字的表示形式    89
4.5.2  常用術語解釋    91
4.5.3  Verilog HDL程序的優劣判斷指標    92
4.6  Verilog HDL程序設計模式    93
4.6.1  自頂向下的設計模式    93
4.6.2  層次與模塊化模式    94
4.6.3  IP核的重用    94
4.7  思考與練習    98
第5章  Verilog HDL程序結構    99
5.1  程序模塊    99
5.1.1  Verilog HDL模塊的概念    99
5.1.2  模塊的基本結構    99
5.1.3  端口聲明    101
5.2  Verilog HDL的層次化設計    101
5.2.1  Verilog HDL層次化設計的表現形式    101
5.2.2  模塊例化    102
5.2.3  參數映射    106
5.2.4  在ISE中通過圖形化方式實現層次化設計    108
5.3  Verilog HDL語言的描述形式    111
5.3.1  結構描述形式    111
5.3.2  行為描述形式    116
5.3.3  混合設計模式    119
5.4  思考與練習    120
第6章  Verilog HDL語言的基本要素    121
6.1  標志符與注釋    121
6.1.1  標志符    121
6.1.2  注釋    122
6.2  數字與邏輯數值    122
6.2.1  邏輯數值    122
6.2.2  常量    122
6.2.3  參數    124
6.3  數據類型    124
6.3.1  線網類型    124
6.3.2  寄存器類型    128
6.4  運算符和表達式    132
6.4.1  賦值運算符    132
6.4.2  算術運算符    134
6.4.3  邏輯運算符    136
6.4.4  關繫運算符    137
6.4.5  條件運算符    138
6.4.6  位運算符    140
6.4.7  拼接運算符    141
6.4.8  移位運算符    141
6.4.9 約簡運算符    142
6.5  思考與練習    143
第7章  面向綜合的行為描述語句    144
7.1  觸發事件控制    144
7.1.1  信號電平事件語句    144
7.1.2  信號跳變沿事件語句    145
7.2  條件語句    146

7.2.1  if語句    146
7.2.2  case語句    147
7.2.3  條件語句的深入理解    150
7.3  循環語句    152
7.3.1  repeat語句    152
7.3.2  while語句    153
7.3.3  for語句    154
7.3.4  循環語句的深入理解    156
7.4  任務與函數    157
7.4.1  task語句    157
7.4.2  function語句    159
7.4.3  深入理解任務和函數    160
7.5  思考與練習    161
第8章  可綜合狀態機開發    163
8.1  狀態機的基本概念    163
8.1.1  狀態機的工作原理及分類    163
8.1.2  狀態機描述方式    164
8.1.3  狀態機設計思想    166
8.2  可綜合狀態機設計原則    166
8.2.1  狀態機開發流程    167
8.2.2  狀態編碼原則    167
8.2.3  狀態機的容錯處理    168
8.2.4  常用的設計準則    169
8.3  狀態機的Verilog HDL實現    170
8.3.1  狀態機實現綜述    170
8.3.2  Moore狀態機開發實例    173
8.3.3  Mealy狀態機開發實例    175
8.4  思考與練習    177
第9章  面向驗證和仿真的行為描述語句    178
9.1  驗證與仿真概述    178
9.1.1  代碼驗證與仿真概述    179
9.1.2  測試平臺    179
9.1.3  驗證測試方法論    181
9.1.4  Testbench結構說明    185
9.2  仿真程序執行原理    186
9.2.1  Verilog HDL語義簡介    187
9.2.2  Verilog HDL仿真原理    187
9.3  延時控制語句    189
9.3.1  延時控制的語法說明    189
9.3.2  延時控制應用實例    189
9.4  常用的行為仿真描述語句    192
9.4.1  循環語句    192
9.4.2  force和release語句    194
9.4.3  wait語句    195
9.4.4  事件控制語句    196
9.4.5  task和function語句    197
9.4.6  串行激勵與並行激勵語句    198
9.5  用戶件    199
9.5.1  UDP的定義與調用    199
9.5.2  UDP應用實例    200
9.6  仿真激勵的產生    202
9.6.1  變量初始化    202
9.6.2  時鐘信號的產生    205
9.6.3  復位信號的產生    207
9.6.4  數據信號的產生    208
9.6.5  典型測試平臺模塊編寫實例    209
9.6.6  關於仿真效率的說明    210
9.7  思考與練習    210
第10章  繫統任務和編譯預處理語句    212
10.1  繫統任務語句    212
10.1.1  輸出顯示任務    212
10.1.2  文件輸入/輸出任務    218
10.1.3  時間標度任務    222
10.1.4  仿真控制任務    224
10.1.5  仿真時間函數    224
10.1.6  數字類型變換函數    226
10.1.7  概率分布函數    226
10.2  編譯預處理語句    228
10.2.1  宏定義`define語句    228
10.2.2  條件編譯`if語句    230
10.2.3  文件包含`include語句    231
10.2.4  時間尺度`timescale語句    233
10.2.5  其他語句    234
10.3  思考與練習    235
第11章  Verilog HDL語言基礎    236
11.1  8-3編碼器    236
11.2  3-8譯碼器    237
11.3  數據選擇器    238
11.4  多位數值比較器    240
11.5  全加器    241
11.6  D觸發器    242
11.7  寄存器    243
11.8  雙向移位寄存器    244
11.9  四位二進制加減法計數器    245
11.10  順序脈衝發生器    247
11.11  序列信號發生器    248
11.12  思考與練習    249
第12章  擴展接口設計    250
12.1  數碼管顯示接口實驗    250
12.1.1  數碼管顯示接口實驗內容與實驗目的    250
12.1.2  數碼管顯示接口設計原理    251
12.1.3  數碼管顯示接口設計方法    252
12.2  LCD液晶顯示接口實驗    259
12.2.1  LCD液晶顯示接口實驗內容與實驗目的    259
12.2.2  LCD液晶顯示接口設計原理    259
12.2.3  LCD液晶顯示接口設計方法    262
12.3  VGA顯示接口實驗    267
12.3.1  VGA顯示接口實驗內容與實驗目的    267
12.3.2  VGA顯示接口實驗設計原理    268
12.3.3  VGA顯示接口實驗設計方法    269
12.4  RS-232C串行通信接口實驗    271
12.4.1  RS-232C串行通信接口實驗內容與實驗目的    271
12.4.2  RS-232C串行通信接口設計原理    271
12.4.3  RS-232C串行通信接口設計方法    274
12.5  思考與練習    279
第13章  繫統設計實例    280
13.1  實時溫度采集繫統    280
13.1.1  實時溫度采集繫統實驗內容與實驗目的    280
13.1.2  實時溫度采集繫統設計原理    280
13.1.3  實時溫度采集繫統設計方法    283
13.2  實時紅外采集繫統    299
13.2.1  實時紅外采集繫統實驗內容與實驗目的    299
13.2.2  實時紅外采集繫統設計原理    299
13.2.3  實時紅外采集繫統設計方法    301
13.3  實時鍵盤采集繫統    305
13.3.1  實時鍵盤采集繫統實驗內容與實驗目的    305
13.3.2  實時鍵盤采集繫統設計原理    306
13.3.3  實時鍵盤采集繫統設計方法    308
13.4  思考與練習    320

前    言
電子工業的飛速發展和電子計算機技術的廣泛應用，促進了電子設計自動化技術日新月異的發展。FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在可編程陣列邏輯（Programmable Logic Array，PAL）、通用陣列邏輯（Generic Array Logic，GAL）、復雜可編程邏輯器件（Complex Programmable Logic Devices，CPLD）等器件的基礎上進一步發展的產物。它是作為專用集成電路（Application Specific Integrated Circuit，ASIC）領域中的一種半定制電路出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點，廣泛應用於航空、航天、汽車、造船、通用機械和電子等工業的各個領域。
本書結合Verilog HDL硬件描述語言，以Xilinx公司的ISE 14.7和Model Technology公司的ModelSim作為FPGA軟件設計工具，詳細闡述了使用FPGA設計的方法和開發       過程。
本書以ISE 14.7和ModelSim開發環境為背景，介紹FPGA產品開發的完整解決方案。全書共13章，主要內容包括FPGA繫統設計基礎、ISE與ModelSim的安裝、ISE操作基礎、Verilog HDL語言概述、Verilog HDL程序結構、Verilog HDL語言基本要素、面向綜合的行為描述語句、可綜合狀態機開發、面向驗證和仿真的行為描述語句、繫統任務和編譯預處理語句、Verilog HDL語言基礎程序設計、擴展接口設計和繫統設計實例等，後通過工程實例，將FPGA開發語言、開發思想和實際工程完美結合。
為了使初學者迅速入門，提高對電子繫統設計的興趣與愛好，並能在短時間內掌握電子繫統設計開發的要點，作者在編寫過程中注重內容的選取，使本書具有以下特點。
由淺入深，循序漸進：在內容編排上遵循由淺入深、由易到難的原則，將基礎知識與大量實例結合，使讀者可以邊學邊練。
實例豐富，涉及面廣：提供了豐富的FPGA程序設計實例，內容涉及電子繫統的多個領域。
兼顧原理，注重實用：側重於實際應用，精煉理論講解內容。考慮到基本原理和基本應用一直是學習FPGA技術的基本要求，為了緊隨FPGA技術的發展，在編寫過程中作者注重知識的新穎性和實用性，因而在書中講解了ISE 14.7與ModelSim聯合仿真等內容。
本書第1～3章與第9～12章由哈爾濱工程大學高敬鵬編寫，第4章、第5章由黑龍江大學的曹立文編寫，第6～8章由黑龍江工程學院武超群編寫，第13章由北京航天長征飛行器研究所白錦良編寫。參加本書編寫工作的人員還有管殿柱、宋一兵、王獻紅、李文秋。

感謝您選擇了本書，希望我們的努力對您的工作和學習有所幫助，也希望您把對本書的意見和建議告訴我們。

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零點工作室聯繫信箱：syb33@163.com

零點工作室
2019年1月

第3章  ISE操作基礎
本章將介紹從新建一個工程到把結果下載到FPGA的全過程，讓初次接觸FPGA的讀者對使用FPGA進行簡易工程的開發有個直接的認識。初學者通過學習本章的內容，可以對FPGA技術有一個初步了解。
3.1  ISE的基本使用方法
使用ISE的設計流程主要包括創建工程、設計輸入、設計編譯、設計仿真、引腳分配、編程下載等。本節將針對ISE的各個過程進行詳細介紹，通過對本節內容的學習，初學者可以掌握ISE的基本使用技巧。
3.1.1  新建工程
使用ISE設計FPGA，首先要新建一個工程。ISE集成開發環境提供了對整個工程的集成管理和開發，設計者可以在ISE環境中完成所有的FPGA設計環節。
【例3-1】 創建工程。
（1）選擇File→New Project命令，彈出New Project Wizard對話框，如圖3-1所示。在Name輸入框中輸入工程名稱，在Location輸入框中指定工程位置，在Top-level source type下拉列表中指定頂層設計的類型，然後單擊Next按鈕。

圖3-1  創建新工程
（2）在Project Settings界面中，選擇要使用的FPGA器件的型號、綜合工具、仿真工具以及所使用的硬件描述語言，單擊Next按鈕，如圖3-2所示。

圖3-2  工程設置
（3）可以在建立好ISE工程以後再建立設計文件，所以這裡單擊Next按鈕，直到Project Summary界面出現，單擊Finish按鈕完成新建的工程，如圖3-3所示。

圖3-3  工程概要
3.1.2  新建HDL文件
建好工程後，設計者需要新建HDL（硬件描述語言）文件，HDL文件是設計FPGA的基礎。目前流行的HDL語言有VHDL和Verilog HDL。
ISE集成的HDL編輯器是HDL Editor，它有一個Language Templates語法設計輔助模板，提供了VHDL、Verilog HDL語言和UCF用戶約束的語法說明及例子。
【例3-2】 新建HDL文件。
（1）啟動ISE，軟件默認打開上次關閉的工程。選擇File→New，在彈出的New對話框中選擇Text File，單擊OK按鈕。
（2）接下來會打開HDL Editor編輯器，允許編寫用戶的HDL代碼。
（3）輸入用戶代碼後，選擇File→Save，在彈出的對話框中輸入文件名，選擇要保存文件的類型，單擊按鈕。保存後的文件會以不同的顏色顯示關鍵字。
（4）單擊Language Templates按鈕，打開語言輔助模板，如圖3-4所示。

圖3-4  語言輔助模板
（5）從左邊的窗格選擇模板的類型，右邊窗格會顯示模板的具體內容。
（6）在用戶設計的HDL代碼中，將光標定位到需要使用模板的位置，然後回到選擇模板窗格，選擇好需要使用的模板，單擊use in file命令，將範例插入到用戶的代碼中，後根據需要修改模板範例即可。
3.1.3  添加HDL文件
使用HDL語言進行設計的好處之一就是便於重用其他設計者的代碼，所以可以在已有的工程中添加HDL代碼。
【例3-3】 添加HDL文件。
（1）如果隻是添加文件，而不需要將文件復制到用戶自己的工程中，單擊Project→Add Source命令。
如果需要將添加的文件復制到用戶自己的工程中，單擊Project→Add Copy of Source命令。
（2）在彈出的Add Existing Sources對話框中選擇需要添加的文件，單擊打開命令，即可完成添加文件的操作。
3.1.4  新建原理圖設計
以原理圖方式設計工程具有直觀清晰的特點，幾乎所有的FPGA設計軟件都提供原理圖設計輸入方法。ISE集成了原理圖輸入工具ECS（Engineering Capture System）。
設計者可以采用原理圖方式來進行工程頂層設計，而底層設計則采用HDL代碼。這樣的設計結構清晰，便於工程的設計和維護。
【例3-4】 新建原理圖。
（1）啟動ISE，默認會打開上次關閉的工程，選擇File→New，在彈出的New對話框中選擇Schematic，如圖3-5所示，單擊OK按鈕。

圖3-5  文件類型
（2）接下來會出現一個空白的原理圖輸入界面。在ISE中，該界面默認嵌入在ISE集成環境中，為了獲得更大的編輯空間，可以將窗口懸浮，以便更加方便地編輯原理圖。右擊窗口下側文件名，單擊Float命令，可以將原理圖編輯窗口懸浮，如圖3-6所示。

圖3-6  原理圖編輯窗口
3.1.5  在原理圖中調用模塊
在ISE中提供了很多模塊供設計者使用，這些模塊都是經過驗證的、功能正確的設計，設計者調用這些模塊可以大大加快設計進程。同時，設計者還可以自己設計具有特定功能的模塊，以便在後續的設計中使用。
【例3-5】 在原理圖中調用模塊。
（1）在原理圖輸入窗口左邊的窗格選擇Symbols選項卡，如圖3-7所示。

圖3-7  Symbols選項卡
（2）在Categories窗格中選擇模塊所屬的類型，例如選擇Arithmetic算術類型模塊。
（3）在Symbols窗格中選擇需要的模塊，例如選擇add4，將鼠標指針移動到原理圖編輯窗口，會看到出現一個4位的加法器。
（4）將模塊移動到合適的位置，單擊鼠標左鍵，放置模塊，如圖3-8所示。

圖3-8  模塊放置
3.1.6  編輯原理圖
ISE的原理圖輸入工具提供了許多實用的技巧，方便設計者快速編輯原理圖，包括自動連線、快速添加端口等。
【例3-6】 編輯原理圖。
（1）首先在原理圖中添加設計模塊，並將模塊放置到適當的位置。
（2）單擊繪圖工具欄中的按鈕，出現十字指針，移動十字指針連接原理圖中的信號端口。
（3）單擊按鈕，在窗口左邊Options選項卡下，Name輸入框中輸入網絡名稱，如圖3-9所示。然後單擊需要命名的網絡，該網絡會被命名為指定的名稱。
（4）完成設計後，需要添加I/O端口引腳。單擊按鈕，在Options選項卡中，指定I/O類型，然後在原理圖中需要添加引腳的端口上，按住鼠標左鍵拖出一個框，該框內的信號端口會自動添加I/O引腳，如圖3-10所示。

圖3-9  原理圖編輯窗口

圖3-10  添加I/O引腳
（5）完成設計後，可以將設計生成用戶器件，以便將來調用。在資源管理窗口中選擇需要生成器件的文件，這裡選擇flash，在Process：flash窗格中打開Design Utilities，雙擊Create Schematic Symbol選項生成相應的用戶模塊，如圖3-11所示。

圖3-11  生成用戶模塊
（6）在原理圖設計窗口的左邊窗格，選擇Symbols選項卡，在Categories窗格中選擇用戶工程目錄，然後選擇用戶模塊，如圖3-12所示。

圖3-12  選擇用戶模塊
3.1.7  用Constraints Editor設置約束
ISE提供的Constraints Editor工具可以簡單地進行時鐘周期、輸入延遲、端口和分組等約束設置，並將約束結果自動保存到UCF文件中。設計者可以通過修改生成的UCF文件完成約束設置，而不需要特別研究UCF文件的語法。
【例3-7】 使用Constraints Editor設置時鐘周期約束。
（1）在ISE的資源管理窗口中，選擇需要添加約束的頂層文件，在Processes窗口中，展開User Constraints，雙擊Create Timing Constraints選項，如圖3-13所示。

圖3-13  創建時序約束
（2）打開如圖3-14所示的界面，首先設置繫統時鐘周期約束。

圖3-14  Constraints Editor界面
（3）在Constraints Editor界面的左邊窗格打開Timing Constraints，單擊【Clock Domains】，設置時鐘周期的界面出現。雙擊該界面右側Period標簽下邊的空白處，會彈出Clock Period對話框。
（4）如圖3-15所示，設置時鐘周期的圖形界面能夠幫助設計者方便地進行約束設置，其中上方是圖形說明，說明各個約束的含義。這裡設置時鐘周期為10ns，即100MHz，占空比為1∶1。

圖3-15  Clock Period界面
3.1.8  使用XST進行綜合
Xilinx公司在ISE中提供了自帶的綜合工具XST（Xilinx Synthesis Technology），XST相對於專業的綜合工具而言並沒有多大優勢，但是對於Xilinx公司的器件而言，使用XST進行綜合還是相當方便的，因為可以從ISE中直接調用XST。
【例3-8】 使用XST進行綜合。
（1）在ISE的資源管理窗口中，選擇需要綜合的頂層文件。
（2）在Processes窗口中，右擊Synthesize-XST，在彈出的菜單中選擇Process Properties，如圖3-16所示。

圖3-16  選擇Synthesize-XST項
（3）打開Process Properties對話框後，可以看到在Category窗格中有3個選項：Synthesis Options、HDL Options和Xilinx Specific Options。選擇Synthesis Options，可以看到如圖3-17所示的界面，在這裡主要需要設置Optimization Goal和Optimization Effort這兩個選項。其中，Optimization Goal用於設置優化目標，可以選擇是以速度為優化目標，還是以面積為優化目標；Optimization Effort用於設置優化難度，即綜合器工作的難度。如果設計者對時序或者面積約束要求較高，可以選擇優化難度為High。

圖3-17  Process Properties對話框
（4）設計者還可以對HDL Options選項進行設置，選擇Category窗格中的HDL  Options選項，出現如圖3-18所示的界面。

圖3-18  HDL Options選項設置界面
（5）在HDL Options選項中，設計者需要設置與HDL語言編寫規則和編譯方式相關的屬性。其中以下常用屬性需要設計者注意。
* FSM Encoding Algorithm：表示狀態機的編碼方式，包括One-Hot編碼、格雷碼等。設計者可以根據設計要求選擇，對於初學者，可以選擇Auto選項讓ISE自動選擇編碼方式。
* RAM Style表示RAM的類型，可以選擇使用Block RAM或者Distribute RAM。如果設計中使用的RAM對時序要求不高，而且RAM容量也比較小，可以選擇Distribute RAM選項，以節約FPGA中的BlockRAM資源，反之選擇Block RAM。
* Resource Sharing：表示是否允許XST綜合工具復用一些邏輯模塊。因為在設計中有的模塊是重復的，如果能夠按照時分復用的方式進行綜合，可以大大降低資源的消耗。
（6）Category窗格中的後一個選項用於設置Xilinx專用參數。
（7）雙擊Process窗格中的Synthesize-XST選項，開始執行綜合操作。完成後，會在Transcript窗口中顯示報告信息，設計者可以根據這些信息對設計進行分析。如圖3-19所示，在完成綜合以後，展開Synthesize-XST選項，可以對綜合結果進行分析。
* View RTL Schematic：雙擊該選項，可以查看RTL級的綜合結果，該結果應該與設計相同。
* View Technology Schematic：雙擊該選項，可以看到和器件相關的綜合結果，該結果表示了設計被映射到FPGA中的結果。
* Generate Post-Synthesis Simulation Model：雙擊該選項，可以生成綜合後仿真的HDL文件。在該HDL文件中包含器件的延遲信息，可以調用這個HDL文件來進行後仿真，以驗證時序的正確性。

圖3-19  Synthesize-XST
以查看RTL綜合結果為例，雙擊View RTL Schematic，ISE會打開RTL查看窗口，在該窗口中可以看到綜合後生成的頂層接口，如圖3-20所示。

圖3-20  RTL綜合結果